Le marché et plusieurs rapports récents sont devenus baissiers sur la mémoire. La thèse avance que la vague de nouvelles capacités arrivant autour de 2027 et 2028 permettra à l'offre de rattraper la demande, les prix chuteront, et une dépréciation suivra, comme le veut le scénario cyclique traditionnel.
Je ne suis pas d'accord avec cette vision.
Le scénario baissier considère encore la mémoire comme une marchandise, mais le terrain technologique qui sous-tend cette hypothèse est en train de changer. En retraçant le changement structurel en cours dans l'industrie de la mémoire au niveau de l'ingénierie, il devient clair que la prémisse « même composant standard, quel que soit le fabricant », sur laquelle s'appuie l'argument du pic cyclique, s'applique de moins en moins à la mémoire à venir.
Au cœur de ce changement se trouve le die de base HBM.
Le die de base passe à un processus logique, les circuits du client y sont intégrés (cHBM), et à terme, la mémoire repose directement sur le die de calcul du client (mémoire-sur-logique).
Je m'attends à ce qu'au terme de cette progression, les entreprises de mémoire passent de fabricants de produits de base à des partenaires de silicium sur mesure, et la manière dont les entreprises de mémoire évoluent aujourd'hui va dans cette direction. Cet article présente le contexte technique, les mouvements réels dans l'industrie et ce que ce changement signifie pour la structure des revenus et la valorisation de la mémoire. À la fin, vous comprendrez pourquoi je reste optimiste sur la mémoire, et pourquoi ce raisonnement repose sur un changement dans la structure même du secteur de la mémoire.
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Table des matières
- HBM, cHBM et mémoire-sur-logique, trois structures distinctes
- Du cHBM à la mémoire-sur-logique, l'ordre dans lequel l'industrie évolue
- Ce que la Silicon Valley entend
- Comment la structure des revenus de la mémoire change
- Ce qu'il faut surveiller d'un point de vue investissement
Avertissement
Les chiffres et les délais présentés dans cet article sont tirés d'annonces d'entreprises, de rapports publics et d'articles publiés. L'interprétation de ces chiffres et les perspectives exprimées ici sont entièrement de ma propre analyse, et rien ici ne constitue une recommandation d'acheter ou de vendre un titre spécifique. La responsabilité des décisions d'investissement et de leurs résultats incombe à l'investisseur individuel.
1. HBM, cHBM et mémoire-sur-logique, trois structures distinctes
HBM
Le HBM (mémoire à large bande passante) empile huit, douze ou seize dies DRAM et les relie verticalement à l'aide de TSV (Through-Silicon Vias). Au bas de l'empilement se trouve le die de base. Il gère le contrôle de la mémoire, les E/S et la logique de test, et sert de passerelle qui relie l'empilement DRAM au monde extérieur. L'empilement HBM fini est placé à côté du GPU sur un interposeur en silicium et se connecte au GPU via le câblage de l'interposeur. L'empilement lui-même est en 3D, mais comme il est placé côte à côte avec le GPU plutôt que dessus, on parle de configuration 2.5D. Dans le HBM4, l'interface entre le GPU et l'empilement a une largeur de 2 048 bits, et ces signaux quittent le PHY au bord du die GPU, traversent le câblage de l'interposeur et pénètrent dans le die de base.
Les dies de cœur DRAM situés au-dessus ont une structure largement figée, car le réseau de condensateurs qui stocke les données occupe la majeure partie de leur surface. La seule couche de l'empilement qui contient de la logique est donc le die de base en bas. Chaque octet circulant entre le GPU et la mémoire traverse cette couche, ce qui fait de la capacité de traitement du die de base le facteur déterminant de la bande passante et de l'efficacité énergétique de l'ensemble de l'empilement. Cette charge augmente à chaque génération. L'interface est passée de 1 024 bits dans le HBM3 à 2 048 bits dans le HBM4, la vitesse par broche a augmenté en parallèle, et la complexité du traitement du signal, de la gestion des canaux et de la gestion de l'alimentation a grimpé à chaque étape.
Pour cette raison, les entreprises de mémoire ont d'abord travaillé sur le die de base pour améliorer les performances du HBM, et le point de départ était le processus utilisé pour le fabriquer. Jusqu'au HBM3E, le die de base était fabriqué sur un processus DRAM, comme les dies DRAM situés au-dessus. Un processus DRAM est spécialisé pour une densité de condensateurs élevée, donc placer de la logique dessus donne quelque chose de plus gros et plus lent que la même logique construite sur un processus logique. Le travail que le die de base doit effectuer augmente à chaque génération, et un processus DRAM ne peut pas suivre le rythme. C'est pourquoi, à partir du HBM4, le die de base a commencé à passer à un processus logique.
SK hynix le construit sur le processus 12 nm de TSMC, et Samsung sur le processus 4 nm de sa propre fonderie, tandis que Micron maintient seul le die de base sur son processus DRAM existant pour le HBM4 pour des raisons de coût, et prévoit de passer à un processus logique TSMC à partir du HBM4E.
Cependant, même avec ce changement de processus, la conception de ce die de base appartient toujours à l'entreprise de mémoire, et le produit reste un composant standard conforme aux spécifications JEDEC.
cHBM
Le passage du die de base à un processus logique ne résout pas le problème inhérent à la structure HBM. Le côté GPU manque chroniquement de surface de die pour le calcul, et une partie de cette surface rare est occupée par des circuits de déplacement de données tels que l'interface HBM et le contrôleur mémoire.
C'est là qu'intervient le concept de cHBM (HBM personnalisé).
L'idée est de pousser les circuits du côté GPU qui communiquent avec la mémoire vers le bas dans le die de base, qui se trouve directement sous l'empilement mémoire. Le GPU consacre alors la surface libérée au calcul, et la logique liée à la mémoire s'exécute juste en dessous de l'endroit où les données sont stockées. Si l'on effectue un prétraitement ou une compression au même endroit, le volume de données qui doit voyager jusqu'au GPU diminue, ce qui économise également de l'énergie.
Le problème est qu'un die de base standard JEDEC est le dénominateur commun pour tous les clients, il n'a donc pas de place pour ce type de relocalisation adaptée à l'architecture d'un client spécifique. En d'autres termes, le cHBM est l'approche qui consiste à s'écarter de la norme et à concevoir le die de base de manière personnalisée pour construire le HBM. Par ailleurs, l'industrie désigne parfois le HBM conventionnel qui suit la norme sous le nom de sHBM (HBM standard).
Il existe plusieurs façons de concevoir un die de base cHBM. Elles vont de la conception par l'entreprise de mémoire selon les spécifications du client, à la définition conjointe du die de base par un partenaire ASIC (Application-Specific Integrated Circuit) comme Marvell avec les trois fabricants de mémoire, en passant par la conception directe de la logique du die de base par le client, comme le fait NVIDIA.
Dans tous les cas, l'empilement mémoire et la logique doivent fonctionner comme un seul ensemble, et les spécifications de conception ou les circuits du client entrent dans le die de base. Les deux parties n'ont donc d'autre choix que de se réunir et de définir la spécification dès les premières étapes de la conception.
Qu'est-ce que cela signifie qu'une partie des circuits d'un client soit intégrée dans le die de base.
Cela signifie que le modèle économique de la mémoire, longtemps considérée comme une marchandise, commence à évoluer à partir de ce point. Un HBM intégrant les circuits d'un client est une pièce dédiée à ce client et ne peut être vendue ailleurs. Du côté du client, une mémoire intégrant ses propres circuits ne peut pas facilement être remplacée par un produit d'un autre fournisseur. La prémisse de la marchandise selon laquelle la pièce de n'importe qui est interchangeable tant que les spécifications correspondent ne tient plus à partir du cHBM.
Mémoire-sur-logique
Au stade du cHBM, le die de base ressemble moins à une puce de gestion de la mémoire qu'à la puce logique du client. L'interface appartient au client, de même que le contrôleur, et les fonctions remplissant la surface restante. Cela soulève une nouvelle question : y a-t-il une raison de construire un die de base séparé ? Pourquoi ne pas placer le GPU lui-même, le die de calcul, à la position du die de base et empiler la mémoire directement dessus ? Cette structure est la mémoire-sur-logique. Le die de calcul absorbe tout ce que le die de base faisait auparavant, l'interposeur disparaît, et l'empilement mémoire est empilé en 3D directement sur le die de calcul.
À ce stade, les conditions physiques de la connexion changent. Au lieu de relier l'empilement HBM et le GPU via une interface de bord de 2 048 bits, les points de connexion s'étendent sur toute l'interface de liaison. Les méthodes de liaison verticale telles que le TSV et la liaison hybride font passer la densité de connexion de dizaines de milliers à des centaines de milliers, et la distance parcourue par un signal passe des millimètres du câblage de l'interposeur à des dizaines de micromètres dans la direction verticale.
La bande passante change d'un ordre de grandeur, tout comme l'énergie nécessaire pour déplacer un bit. Un article de 2025 de Georgia Tech et SK hynix a analysé une structure mémoire-sur-logique comme étant capable de 64 fois le débit et trois fois l'efficacité énergétique du 2.5D. Les chiffres sont issus de modélisations académiques et ne doivent pas être pris au pied de la lettre, mais ils donnent une bonne idée de la direction et de l'ampleur de l'amélioration.
Le problème non résolu de la mémoire-sur-logique est la chaleur. Placer de la DRAM sur un die de calcul qui dégage des centaines de watts, et la DRAM bloque la voie d'évacuation thermique du die de calcul tout en absorbant cette chaleur. Et la DRAM, qui est sensible à la température, voit son intervalle de rafraîchissement se raccourcir sous l'effet de la chaleur, ouvrant la porte à une dégradation des performances. En fin de compte, la manière dont ce problème de chaleur est résolu sera probablement la variable la plus importante déterminant le succès de la mémoire-sur-logique.
L'histoire jusqu'ici ne commence pas avec le HBM dans son ensemble, mais avec un seul die au bas de l'empilement.
Ce die de base passe d'un processus DRAM à un processus logique (HBM4), la logique client y est intégrée (cHBM), et enfin la position du die de base est prise par le die de calcul du client (mémoire-sur-logique).
Cette progression ne doit pas être lue comme un simple remplacement générationnel linéaire. Cependant, le cHBM est la voie de commercialisation la plus réaliste pour les prochaines années, tandis que la mémoire-sur-logique est une structure plus radicale qui n'atteindra le grand public qu'une fois les problèmes de chaleur et de rendement résolus. Plutôt que l'une remplace immédiatement l'autre, les deux structures seront probablement adoptées en parallèle pendant un certain temps, en fonction du budget de puissance, de la charge de travail et du coût d'encapsulation du client.
Plus le die de base se rapproche du silicium du client, plus le secteur de la mémoire se rapproche d'un secteur de silicium sur mesure, et…
Je pense que c'est précisément le point que le marché n'a pas encore correctement saisi concernant le potentiel de hausse du secteur de la mémoire.
Les trois fabricants de mémoire sont encore valorisés comme des actions cycliques qui évoluent en fonction de la croissance des bits et du prix de vente moyen, et les changements dans la structure des revenus et des marges que la transition vers le sur mesure produira ne sont jamais apparus dans les chiffres publiés, ils n'ont donc pas eu l'occasion d'être reflétés dans les modèles de valorisation. Voilà à quel point ce changement est important, et comment exactement le modèle économique et la structure des revenus changent est détaillé ci-dessous.
2. Du cHBM à la mémoire-sur-logique, l'ordre dans lequel l'industrie évolue
Le cHBM est déjà visible sur les feuilles de route des produits. L'application du cHBM revient régulièrement pour la génération NVIDIA Feynman prévue pour 2028, bien que NVIDIA n'ait pas officiellement confirmé les détails. Il est donc préférable de traiter cela comme un point clé à surveiller pour cette génération plutôt que comme un fait établi. Samsung, SK hynix et Micron ont tous placé le HBM personnalisé sur leurs feuilles de route officielles, et Marvell a annoncé qu'il co-développait une architecture HBM personnalisée avec les trois fabricants de mémoire. Le passage des dies de base standard aux dies de base spécifiques au client est déjà entré dans la phase d'exécution.
Alors que le cHBM se stabilise sur les feuilles de route, l'étape suivante, la mémoire-sur-logique, a produit son propre cas avec un calendrier de production divulgué.
Il s'agit du HBC (High Bandwidth Compute) de Qualcomm, dévoilé lors de sa journée investisseur de juin 2026.
Ce n'est pas encore un produit sur le marché. L'accélérateur AI250 embarquant le HBC Gen1 devrait être lancé à la mi-2027, avec le Gen2 sur la feuille de route suivante. Le HBC appartient à la famille mémoire-sur-logique, mais la mémoire est du LPDDR (Low Power DDR) plutôt que du HBM, et le die placé sous l'empilement est un accélérateur dédié proche de la mémoire plutôt que le GPU lui-même.
Considérez la structure. Qualcomm a séparé l'accélérateur AI du SoC. Il empile un empilement LPDDR sur le dessus du die d'accélérateur séparé et les relie avec des TSV. Cette unité HBC et le SoC sont placés côte à côte sur un substrat organique ordinaire. Il n'y a pas d'interposeur en silicium, ni d'encapsulation avancée 2.5D comme CoWoS. La conception vise à contourner deux goulots d'étranglement à la fois : la pénurie d'approvisionnement en HBM et la pénurie de capacité d'encapsulation avancée.
Qualcomm a choisi le LPDDR pour la capacité et la puissance. Le LPDDR est une famille de DRAM conçue pour une faible consommation, donc la charge énergétique par empilement est faible et elle se prête à une expansion de capacité. La réponse de Qualcomm au problème de chaleur de la mémoire-sur-logique se trouve ici. Plutôt que le GPU chaud lui-même, il place un accélérateur dédié à faible consommation en dessous, et utilise également du LPDDR à faible consommation pour la mémoire, de sorte que l'ensemble tient dans le budget thermique.
Qualcomm revendique six fois la bande passante par watt du HBM et 200 fois la capacité par watt de la SRAM sur puce. Les chiffres annoncés nécessiteront un livre blanc détaillé et du matériel réel pour être vérifiés, mais des mouvements du côté des clients sont déjà apparus.
Humain, en Arabie Saoudite, a inclus des racks AI250 embarquant le HBC Gen1 dans ses plans de déploiement, et selon des rapports, Nadella de Microsoft a également parlé de déployer le HBC de Qualcomm dans les centres de données Azure. Qu'un produit encore à un an du lancement ait déjà les noms d'un grand client d'infrastructure et d'un hyperscaler qui circulent autour de lui est en soi une preuve de la demande pour cette structure.
Qualcomm n'est pas le seul à se tourner vers la mémoire-sur-logique.
Des rapports ont indiqué que SK hynix discutait, depuis 2023, d'une méthode d'empilement du HBM directement sur un processeur avec plusieurs entreprises sans usine, dont NVIDIA, et une approche de fabrication consistant à lier de la mémoire sur une plaquette logique en utilisant la liaison sur plaquette de TSMC a été évoquée en parallèle.
La société de conception ASIC taïwanaise GUC a proposé le DoL (DRAM-on-Logic), plaçant une à quatre couches de DRAM sur la logique. Que ce qui se trouve au-dessus soit du LPDDR ou un empilement DRAM de type HBM, et que la logique en dessous soit un accélérateur dédié ou le GPU lui-même, varie selon les cas, mais la direction est la même dans tous : la mémoire se rapproche régulièrement de la logique jusqu'à finalement se trouver au-dessus.
Et comme indiqué, la mémoire située au-dessus de la logique signifie que la mémoire devient un seul corps avec la puce d'un client spécifique.
À la fin de cette progression du cHBM à la mémoire-sur-logique, le secteur de la mémoire se transforme progressivement en un secteur de silicium sur mesure, et ce que la Silicon Valley a entendu récemment suggère que le changement a déjà commencé au niveau organisationnel.
Qu'est-ce qui compte alors d'un point de vue investissement ?
C'est la manière dont cette évolution des entreprises de mémoire vers des entreprises de silicium sur mesure modifie leur structure de revenus, où le long de la chaîne d'approvisionnement le profit se déplace, et comment suivre la progression. Voilà ce sur quoi il faut se concentrer. Ce qui suit ci-dessous les couvre en détail.
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3. Ce que la Silicon Valley entend
Il y a une preuve supplémentaire que la mémoire-sur-logique est une tendance réelle.
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