Eine Zeit-Skalierungstheorie für mehrschichtige elektronische Systeme

Tingbo He

Huawei

Abstract

Seit sechs Jahrzehnten bestimmte Moores geometrisches Scaling den Fortschritt in der Halbleiterindustrie. Dieser Branchenkonsens gilt nicht mehr: Die Renditen der reinen Dimensionsverkleinerung haben sich abgeflacht, die Budgets für modernste Chip-Designs übersteigen eine Milliarde Dollar pro Chip, und die Kosten pro Transistor auf den fortschrittlichsten Knoten fallen nicht mehr. Diese Perspektive plädiert für ein nachfolgendes Scaling-Prinzip – τ-Scaling – das die Zeit selbst, anstelle der Transistorfläche, als primäre Messgröße des Fortschritts betrachtet und eine einheitliche charakteristische Zeitkonstante τ als gemeinsames Optimierungsziel über zwölf Größenordnungen hinweg anwendet – vom schaltenden Transistor bis zur Rechenzentrums-Workload. Zwei Produktionsnachweise werden vorgestellt. Auf einem mobilen SoC liefert LogicFolding – eine Methode, die digitale, analoge und Speicherschaltungen über vertikal gestapelte aktive Ebenen verteilt – eine schrittweise Steigerung der Transistordichte um 55% und eine Steigerung der Energieeffizienz um 41% bei einem festen Fertigungsknoten. Bei KI-Systemen prognostiziert ein gemeinsam entwickelter Stack, bestehend aus dem speicher-semantischen Unified-Bus-Fabric, der nahe am Gehäuse integrierten optischen Hi-ONE-E/A und dem Edge-to-Surface-3D-Folding, ein mehr als 100-faches Wachstum der Hardware-Integration bis 2035. Die tiefere Behauptung ist methodischer Natur: τ-Scaling ist das erste Scaling-Prinzip seit Dennard, das ein gemeinsames Optimierungsziel für den gesamten Computing-Stack etabliert.

Lead

Seit Mitte der 1960er-Jahre hat die Halbleiterindustrie Fortschritte in Nanometern gemessen. Alle achtzehn Monate wurden Transistoren kleiner, Frequenzen stiegen und die Kosten pro Logikgatter fielen. Das Mooresche Gesetz fungierte sowohl als empirische Beobachtung als auch als Grundlage für einen Branchenkonsens, auf dem der gesamte Computing-Stack aufgebaut wurde. Dieser Branchenkonsens gilt nicht mehr. Jenseits des 7-nm-Knotens liefert das geometrische Scaling nicht mehr seine historischen Erträge. Die Lithografieanlagen nähern sich den physikalischen Grenzen der Strukturierung, die EUV-Abschreibung dominiert die Waferkosten, und die Preiskurve pro Transistor hat sich abgeflacht – und in einigen Fällen umgekehrt. Für Organisationen, deren Zugang zu modernster Lithografie eingeschränkt ist, wurde die Einschränkung früher wirksam und trifft härter.

Die zentrale Frage für die Branche hat sich daher geändert. Es geht nicht mehr darum, "wie viel kleiner kann der Transistor noch werden?" Sondern: "Was soll skaliert werden, und mit welchem Ziel?"

In den letzten sechs Jahren hat das Team des Autors bei Huawei Semiconductor diese Frage in Silizium untersucht – in mobilen SoCs, KI-Beschleunigern, System-Fabrics und Gehäusetechnologien. Die Schlussfolgerung ist, dass die Antwort nicht in einem weiteren Knoten oder einer weiteren Transistorarchitektur liegt, sondern in einer Änderung des primären Optimierungsziels selbst. Diese Perspektive argumentiert, dass die nächste Dekade der Evolution elektronischer Systeme nicht vom geometrischen Scaling, sondern vom Zeitscaling geleitet werden sollte – der systematischen Reduktion einer einzigen charakteristischen Zeitkonstante τ über jede Schicht des Stacks hinweg, von einem Transistor, der in einer Pikosekunde schaltet, bis zu einer Rechenzentrums-Workload, die in einer Sekunde antwortet.

Das Argument für das τ-Scaling wird im Folgenden sowohl als wissenschaftliche Methodik als auch als industrieller Fahrplan entwickelt, basierend auf Erkenntnissen aus 381 Chips, die zwischen Mai 2020 und Mai 2026 in die Serienproduktion gebracht wurden.

1. Das Ende der geometrischen Ära

Der Großteil seiner Geschichte hatte die Halbleiterindustrie eine Aufgabe: den Transistor kleiner machen. Gordon Moores Beobachtung von 1965 – dass sich die Transistordichte etwa alle zwei Jahre verdoppelt – wurde ein Jahrzehnt später durch Robert Dennards Scaling-Theorie ergänzt, die besagte, dass eine proportionale Verkleinerung von Spannung und Abmessungen ein konstantes elektrisches Feld aufrechterhalten könnte. Zusammen lieferten geometrisches Scaling und Dennard-Scaling fast fünf Jahrzehnte lang exponentielle Verbesserungen bei der Leistung pro Watt und der Leistung pro Dollar.

Diese Anordnung löste sich in zwei Phasen auf. Um 2005 herum brach das Dennard-Scaling zuerst: Die Spannung hörte auf, proportional mit der Strukturgröße zu skalieren, und die Ära des Dark Silicon begann. Das geometrische Scaling hielt länger an, gestützt durch FinFET- und später Gate-All-Around (GAA)-Transistorarchitekturen. Jenseits von 7 nm haben sich jedoch die Erträge des reinen Dimensions-Scalings abgeflacht. Die Gründe sind inzwischen gut dokumentiert: Die Geschwindigkeitssättigung reduziert die Abhängigkeit der intrinsischen Verzögerung von der Kanallänge von quadratisch auf linear; der parasitäre Widerstand und die Kapazität lokaler Verbindungen dominieren zunehmend das Standardzellen-Verzögerungsbudget; Maskenkosten, EUV-Abschreibung und die Komplexität der Designregeln haben die Budgets für modernste Chip-Designs auf über eine Milliarde Dollar pro Chip beim 2-nm-Knoten getrieben.

Die wirtschaftlichen Konsequenzen sind ebenso unausweichlich. Die Kosten pro Transistor haben sich bei fortgeschrittenen Knoten abgeflacht und steigen an der Spitze nun wieder an. Der Branchenkonsens, der die letzten fünfzig Jahre getragen hat – mehr Transistoren zu geringeren Kosten pro Generation – gilt nicht mehr.

Für Huawei Semiconductor kam dieser Übergang mit einer zusätzlichen Einschränkung: dem eingeschränkten Zugang zu modernster Lithografie-Technologie. Die Annahme, dass ein weiterer Knoten das Problem lösen würde, war nicht länger haltbar. Vor sechs Jahren erreichte der geometrische Fahrplan ein Plateau und zwang zu einer grundlegenderen Frage – einer, mit der sich die gesamte Branche irgendwann auseinandersetzen muss.

1. Zeit, nicht Raum: Die wahre Währung der Moore-Ära

Reduziert man es auf seine wesentliche Wirkung für den Endnutzer, war das Mooresche Gesetz nie grundsätzlich eine Frage der Geometrie. Kleinere Transistoren verbesserten die Systemleistung, weil sie schneller schalteten. Dichtere Verbindungen verbesserten die Leistung, weil Signale kürzere Wege zurücklegten. Höhere Integration verbesserte die Leistung, weil Daten weniger Grenzen überquerten. Was jede Generation im Wesentlichen lieferte, war eine Reduzierung der Zeit – Pikosekunden zu Nanosekunden auf dem Bauteil, Nanosekunden zu Mikrosekunden auf dem Chip, Mikrosekunden zu Sekunden auf dem System. Räumliches Scaling diente lediglich als Instrument zur Zeitkompression.

Sobald dies erkannt ist, bietet sich eine offensichtliche Neuausrichtung an. Die Zeit selbst sollte als primäre Metrik übernommen werden. Eine charakteristische Zeitkonstante τ kann auf jeder Schicht des Stacks definiert werden – Transistor, Schaltung, Chip und System – und ihre Reduzierung als das vereinheitlichende Optimierungsziel behandelt werden. Geometrisches Scaling wird dann zu einer von vielen Techniken zur Reduzierung von τ, anstatt die einzige zu sein.

Dieses Prinzip wird τ-Scaling genannt und hier als Nachfolger des geometrischen Moore-Scalings als Leitprinzip der Halbleiterevolution vorgeschlagen. Formal wird τ als geschichtetes Konstrukt behandelt, das wie folgt zerlegt wird:

• Transistor: Intrinsische Schaltverzögerung, angegangen durch Mobilitätssteigerung, Spannungsdehnung, High-κ/Metal-Gate- und GAA-Architekturen, und zunehmend durch Reduzierung des parasitären R und C lokaler Verbindungen, die die intrinsische Transitzeit inzwischen um ein Mehrfaches übersteigen.
• Schaltung: RC-Ausbreitungsverzögerung entlang von Signalpfaden, angegangen durch Leiter mit geringerem spezifischem Widerstand, Low-κ-Dielektrika und – am folgenreichsten – durch Reduzierung der Drahtlänge mittels vertikaler Integration.
• Chip: Rechen- und Speicherzugriffslatenz, angegangen durch architektonische Entscheidungen, Pipeline-Tiefe, Speicherhierarchie und On-Chip-Fabrics.
• System: End-to-End-Nachrichten- und Synchronisationszeit, angegangen durch Verbindungstopologie, Protokollstack und Fabric-Design.

wobei der Skalierungsfaktor α anwendungsspezifisch und nicht universell ist. Die bisherige Produktionserfahrung zeigt α ≈ 1,3× pro Jahr für leistungsbegrenzte mobile Geräte, ≈ 1,5× pro Jahr für sicherheitskritische autonome Systeme und bis zu 10× pro Jahr für KI-Workloads, wo Durchsatz direkt in wirtschaftlichen Wert umgesetzt wird.

Was τ zu einer nützlichen primären Metrik macht, und nicht nur zu einer Umbenennung bestehender, ist, dass es dieselbe Metrik über den gesamten Stack hinweg ist. Frequenz, Latenz, Bandbreite und Durchsatz werden alle auf ihren jeweiligen Ebenen durch τ bestimmt. Ein Prozess-Technologe, ein Schaltungsdesigner und ein Systemarchitekt können dieselbe Größe in identischen Einheiten diskutieren. τ ist die Sprache, die die End-to-End-Stapel-Kooptimierung ermöglicht – und die Ära der unabhängigen Optimierung auf jeder Ebene, bei der das Timing als Restgröße übrig blieb, ist abgeschlossen.

1. LogicFolding: Ein Proof Point für mobile SoCs

Der erste Test des τ-Scalings im Produktionsmaßstab wurde im mobilen Bereich durchgeführt. Ein Smartphone-SoC ist der ungewöhnliche Fall, bei dem ein einziger Chip das gesamte System darstellt. Multi-Socket-Parallelismus steht nicht zur Verfügung; kein tausend Knoten umfassendes Fabric kann eine langsame Verbindung kaschieren. Die gesamte Leistung, die dem Nutzer geliefert wird, stammt von einem einzigen Die, innerhalb eines Leistungsbudgets von wenigen Watt und gegen thermische Grenzen, die durch die Formfaktoren handgehaltener Geräte gesetzt werden.

Nach 2020, als der Zugang zu modernsten Knoten eingeschränkt war, lautete die operative Frage: Wie können bei feststehendem Knoten weiterhin Verbesserungen von Generation zu Generation auf einem einzigen Die erzielt werden?

Die Antwort, die sich herauskristallisierte, heißt LogicFolding.

Definition. LogicFolding ist eine Designmethodik, die digitale, analoge und Speicherschaltungen über vertikal gestapelte aktive Ebenen verteilt, um Leistung, Energieverbrauch und Fläche gemäß dem Prinzip des Zeitscalings gemeinsam zu optimieren.

Digitale Schaltungen unterteilen sich in kombinatorische Logik – das boolesche Netzwerk zwischen Registern – und sequentielle Logik – die Flip-Flops, die Zustände halten. Die Leistungsobergrenze eines digitalen Systems wird durch die kritische Pfadverzögerung zwischen benachbarten Flip-Flop-Stufen bestimmt, die wiederum von der RC-Verbindungsverzögerung und der Gatteranzahl entlang dieses Pfades dominiert wird. Die konventionelle Optimierung platziert Gatter in einer Ebene und führt Leitungen durch einen darüber liegenden Metallstapel; je länger die Leitung, desto größer das parasitäre RC, und desto langsamer der kritische Pfad.

LogicFolding verlässt die planare Annahme. Gatter kritischer Pfade werden auf zwei (und schließlich mehr) vertikal gestapelte aktive Ebenen verteilt, die durch Ultra-Fine-Pitch-Hybridbonding verbunden sind. Aus Sicht des Schaltungsdesigners verhalten sich die beiden Ebenen wie ein einziges durchgängiges Fabric, wobei Zellen über die Wafergrenze hinweg verteilt werden, als wäre sie eine zusätzliche Metallschicht. Signalleitungen werden wesentlich kürzer, parasitäre RC-Werte sinken drastisch, der Taktversatz (Clock Skew) verringert sich und der Chip arbeitet bei gleichem Fertigungsknoten mit einer höheren Taktfrequenz.

Um LogicFolding dabei zu helfen, diese Gewinne zu erzielen, ist es vorteilhaft, das Übersetzungsverhältnis (Gear Ratio) zwischen Hybridbonding-Pitch und Top-Metal-Pitch vergleichsweise niedrig zu halten – in der Praxis unter etwa 3, wobei niedrigere Verhältnisse im Allgemeinen besser sind. Bei einem heutigen Top-Metal-Pitch von etwa 720 nm entspricht dies einem Hybridbonding-Pitch unter 2 μm – und idealerweise einem Übersetzungsverhältnis von etwa 1, bei dem der Vogelkäfig-Routing-Overhead an der Bonding-Schnittstelle praktisch verschwindet. Das Erreichen dieses Pitches, zusammen mit der erforderlichen Überlagerungsgenauigkeit (<0,5 μm), dem TSV-Scaling (CD und KOZ sub-1,5 μm, Pitch sub-6 μm) und der Ausbeute (~100% mit intelligenter Redundanz), erforderte eine mehrjährige Prozessentwicklungsanstrengung im Lieferanten- und Partnernetzwerk.

• Die Energieeffizienz des Performance-Kerns des SoCs verbesserte sich um 41% und die maximale Taktfrequenz stieg um fast 13%.
• Ein hochschneller globaler Network-on-Chip-Datenpfad, der sowohl über die obere als auch die untere Ebene aufgebaut wurde, reduzierte den Datenpfad-Flächenbedarf um 55% bei verbesserter Stabilität der Stromversorgung.
• Ein Post-Silicon-Clock-Skew-Anpassungsschema trug unabhängig davon zu über 5% SoC-Leistungssteigerung bei.
• Bei SRAM – wo Zugriffsgeschwindigkeit, Energie pro Bit und Fläche stark von der Bitleitungs- und Wortleitungslänge abhängen – verkürzte LogicFolding kritische Pfade, reduzierte die Energie pro Bit und erhöhte die Betriebsfrequenz um über 40%.
• Auf einem repräsentativen Rechenkern reduzierte die Doppelschicht-Faltungsarchitektur die Anzahl der Taktpuffer um mehr als 50%, den Taktversatz um 25% und die Leitungslänge um etwa 30%.

Diese Gewinne wurden bei einem festen Fertigungsknoten erzielt, nicht durch einen neuen Lithografieschritt, sondern durch eine topologische Neuorganisation der räumlichen Verteilung der Logik in drei Dimensionen.

Die LogicFolding-Implementierung, die im Kirin 2026 ausgeliefert wird, ist bewusst konservativ. Der Hybridbonding-Pitch erreichte 1,5 μm; das TSV-Landing rückte nur eine Stufe unter das Top-Metall vor; Falten wurde selektiv entlang wichtiger kritischer Pfade angewendet, nicht über das gesamte Design. Dennoch kehrt die CPU-Performance-Kernfrequenz in diesem Jahr auf 3,1 GHz zurück.

Im Laufe des nächsten Jahrzehnts wird erwartet, dass sich LogicFolding vom lokalen Falten kritischer Pfade zum vollständigen, mehrschichtigen Falten entwickelt – drei, vier und mehr aktive Ebenen pro Gehäuse – ermöglicht durch Hybridbonding bei niedrigeren Temperaturen (Entlastung des thermischen Budgets über die Ebenen hinweg) und durch die Verlagerung des TSV-Landings vom Top-Metall nach unten zu M6, was über 30% der Routing-Ressourcen auf hoher Ebene freisetzt. Von 2026 bis 2035 wird eine Steigerung der Transistordichte auf 400 MTr/mm² und darüber hinaus prognostiziert. Gleichzeitig ermöglicht LogicFolding dem Kirin eine deutliche Steigerung der CPU-Kernfrequenz und ebnet den Weg zu 4 GHz und darüber hinaus (Tabelle 1). Der Fahrplan ist machbar und, in Bezug auf die Kosten, wirtschaftlich tragfähig.

Tabelle 1. Trend der Betriebsfrequenz des Kirin-CPU-Performance-Kerns.

Seitenleiste A – LogicFolding auf einen Blick

• Hybridbonding-Pitch: sub-2 μm (1,5 μm im Kirin 2026; Ziel-Übersetzungsverhältnis ≈ 1)
• Überlagerungsgenauigkeit: unter 0,5 μm
• TSV-CD/KOZ: sub-1,5 μm; Pitch sub-6 μm; Ausfallrate <100 ppm; Reparaturrate 99,9%
• Ausbeute: ~100% mit intelligenter Redundanz
• Transistordichte: 155 → 238 MTr/mm² in einem Schritt
• Energieeffizienz-/Frequenzgewinn (SoC P-Core): +41% / +13%
• SRAM-Betriebsfrequenz: +40%+
• Taktpuffer-Anzahl / Taktversatz / Leitungslänge auf einem repräsentativen Kern: −50% / −25% / −30%

1. Von Pikosekunden zu Mikrosekunden: τ-Scaling im KI-Rechenzentrum

Eine naheliegende Frage ist, ob ein Prinzip, das im Milliwatt-Bereich von Smartphones entwickelt wurde, die Übertragung in den Gigawatt-Bereich des KI-Trainings und der Inferenz überlebt. KI-Workloads besetzen das gegenüberliegende Ende des τ-Spektrums: nicht ein einzelner Chip, sondern Hunderte oder Tausende von Chips, die sich wie eine Maschine verhalten, wobei die aggregierte Rechenleistung im letzten Jahrzehnt um etwa sechs Größenordnungen zugenommen hat.

Die Antwort ist bejahend – vorausgesetzt, τ wird als systemweites Ziel behandelt und über die gesamte Kette hinweg angewendet, nicht nur innerhalb eines einzelnen Beschleunigers.

Zwei Tatsachen prägen die KI-Seite des τ-Arguments. Erstens: KI-Systeme wachsen weiter – von einem Chip über Dutzende zu Hunderten und zunehmend zu Zehntausenden. Zweitens: Das Energiebudget und das Materialbudget moderner KI-Systeme werden von Daten dominiert, nicht von Berechnungen. Über 80% der Energie in einem großen KI-Cluster wird durch Datenbewegungen verbraucht; über 70% der Systemkosten werden für Datenspeicherung aufgewendet. Die Implikation ist direkt: Die Reduzierung der Zeit, die Daten unterwegs sind – zwischen Chips, zwischen Racks und innerhalb des Gehäuses – ist mindestens so wichtig wie die Reduzierung der Zeit, die das Rechnen für Berechnungen benötigt.

τ-Scaling wird im KI-Maßstab durch drei koordinierte Schichten umgesetzt: ein System-Fabric (Unified Bus), ein nahe am Gehäuse integriertes optisches Modul (Hi-ONE) und eine topologische Neuorganisation des Gehäuses selbst (3D Folding).

4.1 Unified Bus – Ein τ-zentriertes System-Fabric

Herkömmliche Multi-Node-, Multi-Beschleuniger-Architekturen bewegen Daten über mehrere gestapelte Protokolle: PCIe zum Host, NVLink oder proprietäre Fabrics innerhalb des Chassis, Ethernet oder InfiniBand zwischen den Chassis und Software-stack-basierter Speicherzugriff darüber. Jede Schicht bringt eine Protokollkonvertierung, zusätzliche Serialisierung, einen zusätzlichen DMA-Puffer und einen weiteren Handshake mit sich. Jede Konvertierung erhöht die Latenz, verringert die Zuverlässigkeit und verursacht zusätzliche Kosten.

Unified Bus (UB) ersetzt diesen Stack durch ein einziges Protokoll, das innerhalb und außerhalb des Chassis operiert – ein vollständig Peer-to-Peer-basiertes Fabric, das nativespeicher-semantische über das gesamte System hinweg verfügbar macht. Datenbewegungen werden auf konvertierungsfreie, Peer-to-Peer-Übertragung auf der speicher-semantischen Schicht reduziert, mit hardwareverwalteter Kohärenz anstelle von Nachrichtenübermittlung durch den Software-Stack.

Der gemessene Nutzen beträgt etwa zwei Größenordnungen: Die End-to-End-Fernzugriffslatenz fällt von den für TCP/IP-ähnliche Stacks typischen zig Mikrosekunden auf etwa 100 ns – eine ~500-fache Reduzierung der System-τ entlang der dominierenden Kommunikationsachse. Auf Rack-Ebene bringt dies das System asymptotisch nahe an eine einzige, Fabric-kohärente Maschine – intern als System-as-One-Chip bezeichnet.

4.2 Hi-ONE – Optische E/A im Gehäuse

Sobald die Kommunikationslatenz reduziert ist, verschiebt sich der nächste Engpass. Die Erhöhung der Chip-Dichte innerhalb eines einzelnen Racks treibt die Leistungsdichte und Zuverlässigkeit an ihre Grenzen – und treibt elektrische SerDes über ihre Grenzen. Bei 400 Gb/s pro KI-Chip bleibt die Kupferverkabelung gut verstanden und zuverlässig. Bei mehreren Tb/s pro Chip wird Kupfer physikalisch unpraktikabel: Die SerDes-Reichweite schrumpft, die Verkabelung wird unhandlich voluminös, die Panel-Installation wird undurchführbar, und die thermischen und stromversorgungsseitigen Spielräume sind erschöpft.

Der bei Huawei Semiconductor entwickelte Ansatz ist der High-density Optical-interconnect-Node Engine, Hi-ONE – ein nahe am Gehäuse integriertes optisches Modul, das 8 Tb/s pro Modul liefert und damit die UB-Bandbreite eines KI-Chips auf einer einzigen optischen Verbindung erreicht. Es reduziert die erforderliche SerDes-Reichweite von ~100 cm auf ~5 cm, eliminiert sperrige Verkabelung und erweitert die Reichweite von unter einem Meter auf 100 Meter – und macht hochdichte Verbindungen für verteilte Rechenzentren im Gigawatt-Maßstab physikalisch realisierbar.

Die Designphilosophie hinter Hi-ONE ist selbst ein τ-Scaling-Argument. Anstelle eines schweren DSP für hohe Signalqualität verwendet Hi-ONE einen linearen Ansatz – einen analogen, gleichstellungsverstärkten Treiber und einen Transimpedanzverstärker – und erlaubt dem UB-Protokoll, eine bewusst gelockerte Bitfehlerrate zu tolerieren. Dieser schichtübergreifende Kompromiss zwischen Protokollschicht und physikalischer Schicht reduziert Leistung, Kosten und Integrationskomplexität und ist ein Paradebeispiel für den schichtübergreifenden Kompromiss, den eine τ-zentrierte Methodik belohnt.

4.3 Das N²-gegen-N-Dilemma und warum 3D Folding unvermeidlich ist

Der tiefste Grund, warum KI-Beschleuniger nicht beim 2.5D-Fan-Out stehen bleiben werden, ist geometrischer Natur und verdient eine explizite Erklärung, da er den Fahrplan nach 2030 bestimmt.

Bei einem herkömmlichen 2.5D-KI-Chip nimmt der Logik-Die die Mitte des Gehäuses ein, HBM-Stapel und SerDes säumen seine Ränder, und Spannungsregler umgeben das Gehäuse. Jedes Speichersignal, jedes Verbindungssignal und jedes Ampere Versorgungsstrom muss den Rand des Dies überqueren, um die Rechenressourcen im Inneren zu erreichen. Hat der Die die Seitenlänge N, dann:

• skaliert die Rechenkapazität mit N² (Fläche),
• aber die Speicherbandbreite, die Verbindungsbandbreite und die Stromversorgung – alle über den 2.5D-Fan-Out entlang des Randes geführt – skalieren nur mit N (Umfang).

Die sich vergrößernde Diskrepanz zwischen diesen quadratischen und linearen Kurven stellt das Fan-Out-Dilemma dar, und es ist der Grund für das Stagnieren des 2.5D-Scalings, unabhängig davon, wie aggressiv der zugrunde liegende Logikknoten wird. Keine Verbesserung auf Transistorebene kann ein topologisches Defizit beheben.

3D Folding löst dieses Dilemma, indem es die randgebundenen Ressourcen auf Flächen verlagert. Stromversorgung (über Backside-Power und integrierte Spannungsregler), Hochgeschwindigkeitsspeicher (über Hybridbonding an Logik) und optische E/A (über das nahe am Gehäuse integrierte Hi-ONE) wandern alle vom Umfang auf vertikale Flächen – und sobald sie sich auf einer Fläche befinden, skalieren sie mit N² und halten damit mit dem quadratischen Tempo der Rechenleistung Schritt. Das Gehäuse ist nicht länger ein Logik-Die, umgeben von einem Randgürtel aus Speicher und SerDes; es wird zu einem vertikal integrierten Stapel, in dem Speicher, Fabric, Stromversorgung und Logik gemeinsam skalieren.

Der Fahrplan setzt diese Entwicklung auf einen expliziten Zeitplan. Bis etwa 2030 verlassen sich KI-Beschleuniger (die Ascend SuperPoD-Linie – Ascend 910C im Jahr 2025, Ascend 950 im Jahr 2026 und der darauf folgende 990) auf eine Kombination ausgereifter Techniken: Chiplets, 2.5D-Fan-Out und 3D-Stapelung via Micro-Bump und Standard-Pitch-Hybridbonding. Um 2030 herum wird der Ascend 990 LogicFolding in die KI-Beschleunigerklasse einführen, und ab diesem Zeitpunkt wird 3D Folding zum Hauptträger von α bis 2035. Auf diesem Weg wird die Hardware-Integration bis 2035 voraussichtlich um mehr als das 100-fache zunehmen, wobei die τ-Reduzierung über jede Schicht des Stacks verteilt ist, anstatt auf der Bauteilebene konzentriert zu sein.

Seitenleiste B – τ im KI-Systemmaßstab

• UB-Fernzugriffslatenz: ~10 μs → ~100 ns (≈ 500-fache τ-Reduzierung)
• HiONE-Bandbreite pro Modul: 8 Tb/s (entspricht der UB-Bandbreite pro Chip)
• HiONE-SerDes-Reichweite: ~100 cm → ~5 cm; Panel-zu-Panel-Reichweite: <1 m → 100 m
• Fan-Out-Dilemma: Rechenleistung ∝ N², umfangsgebundene BW/E/A/Strom ∝ N
• 3D Folding: Verlagerung von BW, optischer E/A und Stromversorgung von den Rändern auf Flächen, Wiederherstellung der N²-Parität
• Prognostiziertes Hardware-Integrationswachstum 2026 → 2035: >100×

1. Logik und Speicher: Von der Entkopplung zur Wiedervereinigung

Eine Implikation des τ-Scalings verdient eine gesonderte Diskussion, da ihre Konsequenzen sowohl industrieller als auch technischer Natur sind.

Im 8086-Zeitalter entkoppelte die Industrie Prozessoren und Speicher bewusst durch standardisierte Speicherbusse. Diese Entkopplung ermöglichte es zwei Industrien, unabhängig zu skalieren: Die Prozessorleistung schritt entlang der Moore-Kurve schnell voran, während Speicherhersteller einen riesigen, separaten Markt daneben entwickelten.

Das KI-Zeitalter kehrt diese Entkopplung um. Die anhaltende Ausweitung der Rechendichte treibt Speicherbandbreite, Latenz, Leistungsaufnahme und Gehäusetechnologie an ihre Grenzen. HBM, Hybridbonding und 3D-gestapeltes SRAM sind Symptome einer einzigen zugrunde liegenden Tatsache: Für moderne KI-Workloads ist der Datentransport genauso kritisch wie die Berechnung selbst, und Logik und Speicher werden erneut in eine enge physikalische Integration getrieben. Während sie verschmelzen, verschiebt sich das Einflussgleichgewicht in der Lieferkette hin zu Speicher- und Gehäuseanbietern.

Die technologische Richtung ist eindeutig, aber die wirtschaftliche Lösung ist noch nicht gefunden. Dauerhafter Erfolg im KI-Hardware-Zeitalter wird denen zufallen, die Logik und Speicher technologisch verschmelzen und eine wirtschaftliche Partnerschaft etablieren können, die es beiden Industrien ermöglicht, langfristig die Vorteile dieser Verschmelzung zu teilen. Dies ist nicht nur ein Forschungsproblem; es ist ein strukturelles Problem, das die Industrie im nächsten Jahrzehnt angehen muss. Indem τ-Scaling die schichtübergreifenden Kosten jeder Trennung sichtbar macht, stellt es sicher, dass das Problem nicht aufgeschoben werden kann.

1. Offene Herausforderungen

Es wäre irreführend, τ-Scaling als abgeschlossenes System darzustellen. Mehrere substanzielle Probleme bleiben offen und werden hier sowohl genannt, um die laufende Arbeit hervorzuheben, als auch um zur Zusammenarbeit einzuladen.

Toolchains und Methodiken. Die heutige EDA wurde für eine Ära entwickelt, in der Fläche, Timing und Leistung entlang von drei getrennten Achsen optimiert wurden, wobei die System-τ als Restgröße übrig blieb. Das vollständige LogicFolding erfordert, dass die Toolchain mehrere gestapelte Dies als eine einzige durchgängige Design-Entität behandelt – Partitionierung der Logik auf Zellgranularität anstelle von Blockgranularität, Platzierung über das gesamte Volumen unter einer einheitlichen Kostenfunktion und Timing-Closure über Inter-Die-Pfade, bei denen vertikale Verbindungsparasiten, KOZ-Ausschlüsse und prozessbedingte Schwankungen zwischen Wafern in einer Weise interagieren, die herkömmliche, auf 2D trainierte Werkzeuge nicht adäquat behandeln. Vorläufige interne Werkzeuge wurden entwickelt, die brauchbare Ergebnisse liefern, und Methodikdetails werden in den kommenden Monaten veröffentlicht werden. Eine τ-native Toolchain – offen, multiphysikalisch und 3D-nativ – ist die mit Abstand wichtigste ermöglichende Investition für das nächste Jahrzehnt.

Prozessbedingte Schwankungen zwischen Wafern. LogicFolding verbindet Wafer aus möglicherweise unterschiedlichen Chargen – und in einigen Fällen unterschiedlichen Knoten. Die Schwankung von Vth, Treiberstrom und Verbindungs-RC zwischen Wafern ist materiell größer als innerhalb eines Wafers und belastet am stärksten die Taktverteilung und die Hold-Time-Margen. Intelligente Redundanz, adaptive Kompensation und τ-bewusste Signoff-Abläufe sind notwendige Bestandteile der Antwort.

Overhead vertikaler Verbindungen. Jede Hybridbonding-Verbindung und jeder TSV verursacht einen endlichen Widerstands- und Kapazitätsnachteil, und der TSV-KOZ verdrängt Standardzellen. LogicFolding muss daher Schicht für Schicht durch die einfache Ungleichung gerechtfertigt werden

Diese Schwelle wurde für mobile kritische Pfade und für den Speicher überschritten; die Schwelle ist arbeitslastspezifisch, und die Grenze wird sich verschieben, wenn die Bonding-Pitch schrumpft.

Energie. τ ist ein Zeitgesetz, kein Joule-Gesetz. Ein Superknoten, der 10× schneller arbeitet, aber 10× mehr Strom verbraucht, verletzt kein Skalierungsprinzip, übersteigt jedoch die Netzkapazität. Die τ-Skalierung erfordert daher einen Energiebegleiter: speicher-semantische Fabrics, die Stack-Overhead eliminieren, nahe-/co-verpackte Optiken, die Picojoule pro Bit um Größenordnungen reduzieren, stromrückseitige Energieversorgung, Compute-in/near-Memory und die disziplinierte Praxis, τ-Spielraum gegen Leistung einzutauschen (DVFS auf Rechenzentrumsebene – derselbe Mechanismus, der die Akkulaufzeit von Smartphones ermöglichte). Wichtig: τ-Spielraum selbst bietet Energiespielraum, wenn er in diese Richtung allokiert wird.

Benchmarks. Die aktuellen Leistungsbenchmarks der Industrie – Linpack, MLPerf, SPEC – wurden für eine Ära konzipiert, in der ein einzelner Skalar pro Arbeitslast ausreichte. Eine τ-skalierende Industrie benötigt τ-Profil-Benchmarks – Vektoren, die das dominante τ auf jeder Ebene eines Systems zusammen mit dem auf dieser Ebene verbleibenden Spielraum offenlegen. Die dominante τ-Ebene ist per Definition die nächste Investition.

1. Sechs Jahre drin, zehn Jahre voraus

Zwischen Mai 2020 und Mai 2026 entwickelte Huawei Semiconductor 381 Chips und brachte sie in die Serienproduktion, die Märkte für Mobilgeräte, KI, Automobil, Industrie und Infrastruktur bedienen. In diesem Portfolio hat sich die τ-Skalierungsthese bewährt:

• Auf der Device- und Circuit-Ebene ist die Transistordichte von 155 auf über 400 MTr/mm² bis 2031 gestiegen.
• Auf der Chip-Ebene hat LogicFolding auf einem führenden mobilen SoC gezeigt, dass die kritische Pfadfrequenz, die Energieeffizienz und die Dichte auf einem festen Device-Node weiter voranschreiten können.
• Auf der Systemebene haben Unified Bus und Hi-ONE gezeigt, dass Hunderte von Mikrosekunden Kommunikations-τ auf Hunderte von Nanosekunden komprimiert werden können und dass ein Multi-Rack-KI-Cluster als eine einzige kohärente Maschine agieren kann.
• In der Zukunft wird die Frequenz der CPU-Leistungskerne bis 2029 auf etwa 4 GHz und darüber erwartet, die Effizienz des Kirin SoC soll sich unter typischer Nutzung in drei bis fünf Jahren mehr als verdoppeln, und die KI-Hardware-Integration soll bis 2035 um mehr als das 100-fache wachsen.

Die tiefere Behauptung, jenseits jedes einzelnen Produkts, ist methodischer Natur. Die τ-Skalierung ist das erste Skalierungsprinzip seit Dennard, das dem gesamten Stack ein gemeinsames Optimierungsziel gibt. Es signalisiert Prozess-Technologen, Schaltungsdesignern, Architekten, Systemingenieuren und Softwareteams, dass diese Gemeinschaften nun dieselbe Größe in identischen Einheiten optimieren und dass Verbesserungen auf einer einzelnen Ebene sich auf das System-τ auswirken müssen, um zu zählen. Es zeigt auch Industriestrategen und Kapitalallokatoren, dass der nächste Dollar τ folgen sollte, nicht Nodes – dass wettbewerbsfähige Leistung nicht länger einen dauerhaften Aufenthalt an der Spitze der Lithografie erfordert und dass Packaging, Speicherbandbreite und Fabric-Design nun das strategische Gewicht haben, das zuvor allein der führende Logik-Node innehatte.

Für eine Generation von Ingenieuren, die darauf trainiert wurde, das "Mooresche Gesetz" als Synonym für "Fortschritt" zu behandeln, ist dies ein schwieriger Übergang. Das geometrische Zeitalter ist tatsächlich zu Ende gegangen; die Leugnung dieser Tatsache ist keine tragfähige Strategie. Die Ära der Beschleunigung durch Miniaturisierung weicht einer Ära der Beschleunigung durch τ-Optimierung über das mehrschichtige elektronische System hinweg – und die Unternehmen, Forschungsgruppen und Ökosysteme, die τ in den nächsten sechs bis zehn Jahren als primäres Ziel übernehmen, werden die Form des Rechnens im darauffolgenden Jahrzehnt bestimmen.

Die nächsten zehn Jahre Arbeit sind abgesteckt. Viele offene Fragen bleiben bestehen, und keine einzelne Organisation kann sie allein angehen – die Toolchain, die Standards, die Benchmarks, die Device-Physik und die Wirtschaftsmodelle erfordern alle Beiträge von über ein einzelnes Unternehmen hinaus. Diese Perspektive ist daher sowohl als Bericht aus der Praxis als auch als Einladung gedacht.

Die vor uns liegende Roadmap ist anspruchsvoll, aber die Richtung ist eindeutig.

Autorin

Tingbo He leitet das Halbleitergeschäft von Huawei. Das Team, das sie leitet, hat zwischen 2020 und 2026 381 Chips für die Märkte Mobil, KI, Automobil und Infrastruktur entwickelt und in die Serienproduktion gebracht und ist die Quelle der τ-Skalierungsmethodik sowie der in diesem Artikel beschriebenen LogicFolding-, UnifiedBus- und Hi-ONE-Technologien.

Danksagungen

Diese Perspektive stützt sich auf sechs Jahre Arbeit von Tausenden von Ingenieuren bei Huawei Semiconductor und seinem Ökosystem aus Foundry-, Ausrüstungs-, EDA- und Systempartnern. Die Autorin dankt den Kunden, deren Geduld diese Arbeit ermöglicht hat.

Weiterführende Literatur

1. G. E. Moore, "Cramming more components onto integrated circuits," Electronics, Bd. 38, Nr. 8, S. 114–117, Apr. 1965 (Nachdruck in Proc. IEEE, Bd. 86, Nr. 1, Jan. 1998).

1. R. H. Dennard et al., "Design of ion-implanted MOSFETs with very small physical dimensions," IEEE J. Solid-State Circuits, Bd. 9, Nr. 5, S. 256–268, 1974.

1. J. L. Hennessy und D. A. Patterson, "A new golden age for computer architecture," Commun. ACM, Bd. 62, Nr. 2, S. 48–60, Feb. 2019.

1. M. Horowitz, "Computing's energy problem (and what we can do about it)," ISSCC Dig. Tech. Papers, S. 10–14, Feb. 2014.

1. International Roadmap for Devices and Systems (IRDS) – Interconnect and More-than-Moore Kapitel, Update 2023/2024.

1. P. Batude et al., "3D sequential integration: a key enabling technology for heterogeneous co-integration of new functions with CMOS," IEEE J. Electron Devices Soc., Bd. 3, Nr. 3, S. 205–216, 2015.