Una teoría de escalado temporal para sistemas electrónicos multicapa

Tingbo He

Huawei

Resumen

Durante seis décadas, el escalamiento geométrico de Moore impulsó el progreso en semiconductores. Ese pacto industrial ya no se sostiene: los rendimientos de la reducción puramente dimensional se han aplanado, los presupuestos de diseño de vanguardia superan los mil millones de dólares por chip y el costo por transistor en los nodos más avanzados ya no está disminuyendo. Esta perspectiva argumenta a favor de un principio de escalamiento sucesor: el escalamiento τ, que adopta el tiempo mismo, en lugar del área del transistor, como la métrica principal de progreso, aplicando una única constante de tiempo característica τ como el objetivo de optimización unificador a lo largo de doce órdenes de magnitud, desde un transistor de conmutación hasta una carga de trabajo de centro de datos. Se presentan dos demostraciones a escala de producción. En un SoC móvil, LogicFolding — una metodología que particiona circuitos digitales, analógicos y de memoria a través de capas activas apiladas verticalmente — ofrece un aumento escalonado del 55% en la densidad de transistores y una ganancia del 41% en eficiencia energética en un nodo de dispositivo fijo. En sistemas de IA, una pila co-diseñada que comprende el fabric Unified Bus de semántica de memoria, la E/S óptica Hi-ONE cercana al empaque y el 3D Folding de borde a superficie proyecta un crecimiento de más de 100× en la integración de hardware para 2035. La afirmación más profunda es metodológica: el escalamiento τ es el primer principio de escalamiento desde Dennard en establecer un objetivo de optimización compartido en toda la pila de computación.

Introducción

Desde mediados de la década de 1960, la industria de semiconductores ha medido el progreso en nanómetros. Cada dieciocho meses, los transistores se encogían, las frecuencias aumentaban y el costo por compuerta lógica disminuía. La Ley de Moore funcionó tanto como una observación empírica como para ayudar a establecer un pacto industrial sobre el cual se construyó toda la pila de computación. Ese pacto industrial ya no se sostiene. Más allá del nodo de 7 nm, el escalamiento geométrico ya no ofrece sus dividendos históricos. Las herramientas de litografía se acercan a los límites físicos del patrón, la depreciación de EUV domina el costo de las obleas y la curva de precio por transistor se ha aplanado — y en algunos casos, invertido. Para las organizaciones cuyo acceso a las herramientas de litografía más avanzadas está restringido, la limitación se volvió vinculante antes y afecta con mayor severidad.

Por lo tanto, la pregunta central para la industria ha cambiado. Ya no es "¿cuánto más se puede encoger el transistor?" Es "¿qué debería escalarse, y contra qué objetivo?"

Durante los últimos seis años, el equipo del autor en Huawei Semiconductor ha investigado esta pregunta en silicio a través de SoCs móviles, aceleradores de IA, fabrics de sistema y empaques. La conclusión es que la respuesta no reside en otro nodo, ni en otra arquitectura de transistor, sino en un cambio del propio objetivo de optimización principal. Esta perspectiva argumenta que la próxima década de evolución de sistemas electrónicos debería guiarse no por el escalamiento geométrico, sino por el escalamiento del tiempo — la reducción sistemática de una única constante de tiempo característica τ en cada capa de la pila, desde un transistor conmutando en un picosegundo hasta una carga de trabajo de centro de datos respondiendo en un segundo.

El caso para el escalamiento τ se desarrolla a continuación tanto como una metodología científica como una hoja de ruta industrial, basándose en las lecciones de 381 chips llevados a producción en volumen entre mayo de 2020 y mayo de 2026.

1. El Fin de la Era Geométrica

Durante la mayor parte de su historia, la industria de semiconductores ha tenido un trabajo: hacer el transistor más pequeño. La observación de Gordon Moore en 1965 — de que la densidad de transistores se duplica aproximadamente cada dos años — fue complementada una década después por la teoría de escalamiento de Robert Dennard, que establecía que la reducción proporcional del voltaje y las dimensiones podía mantener un campo eléctrico constante. Juntos, el escalamiento geométrico y el escalamiento de Dennard ofrecieron mejoras exponenciales en rendimiento por vatio y rendimiento por dólar durante casi cinco décadas.

Este arreglo se deshizo en dos etapas. Alrededor de 2005, el escalamiento de Dennard se rompió primero: el voltaje dejó de escalar proporcionalmente con el tamaño de la característica, y comenzó la era del silicio oscuro. El escalamiento geométrico persistió más tiempo, sostenido por FinFET y, posteriormente, por las arquitecturas de dispositivos de compuerta envolvente (GAA). Sin embargo, más allá de 7 nm, los rendimientos del escalamiento puramente dimensional se han aplanado. Las razones ahora están bien documentadas: la saturación de velocidad reduce la dependencia del retardo intrínseco de la longitud del canal de cuadrática a lineal; la resistencia y capacitancia parásitas de las interconexiones locales dominan cada vez más el presupuesto de retardo de la celda estándar; los costos de las máscaras, la depreciación de EUV y la complejidad de las reglas de diseño han llevado los presupuestos de diseño de chips de vanguardia a más de mil millones de dólares por chip en el nodo de 2 nm.

Las consecuencias económicas son igualmente ineludibles. El costo por transistor se ha aplanado en los nodos avanzados y, en la vanguardia, ahora está aumentando. El pacto industrial que sostuvo los últimos cincuenta años — más transistores a menor costo cada generación — ya no se sostiene.

Para Huawei Semiconductor, esta transición llegó con una restricción adicional: acceso limitado a las herramientas de litografía más avanzadas. Asumir que otro nodo resolvería el problema ya no era sostenible. Hace seis años, la hoja de ruta geométrica se estancó, forzando una pregunta más fundamental — una que, en retrospectiva, toda la industria eventualmente tendrá que enfrentar.

2. Tiempo, No Espacio: La Verdadera Moneda de la Era de Moore

Reducido a su efecto esencial en el usuario final, la Ley de Moore nunca trató fundamentalmente sobre la geometría. Los transistores más pequeños mejoraban el rendimiento del sistema porque conmutaban más rápido. Las interconexiones más densas mejoraban el rendimiento porque las señales recorrían distancias más cortas. La mayor integración mejoraba el rendimiento porque los datos cruzaban menos límites. Lo que cada generación ofrecía, en esencia, era una reducción en el tiempo — de picosegundo a nanosegundo en el dispositivo, de nanosegundo a microsegundo en el chip, de microsegundo a segundo en el sistema. El escalamiento espacial sirvió meramente como el instrumento para comprimir el tiempo.

Una vez que esto se reconoce, se presenta un replanteamiento obvio. El tiempo mismo debería adoptarse como la métrica principal. Se puede definir una constante de tiempo característica τ en cada capa de la pila — transistor, circuito, chip y sistema — y su reducción tratarse como el objetivo de optimización unificador. El escalamiento geométrico se convierte entonces en una técnica entre muchas para reducir τ, en lugar de la única.

Este principio se llama escalamiento τ, y se propone aquí como el sucesor del escalamiento geométrico de Moore como principio rector de la evolución de los semiconductores. Formalmente, τ se trata como una construcción en capas que se descompone como

• Transistor: retardo de conmutación intrínseco, abordado mediante mejora de la movilidad, ingeniería de deformación, compuerta de alto-κ/metal y arquitecturas GAA, y, cada vez más, mediante la reducción de la R y C parásitas de las interconexiones locales, que ahora superan el tiempo de tránsito intrínseco por varios factores.
• Circuito: retardo de propagación RC a lo largo de las rutas de señal, abordado mediante conductores de menor resistividad, dieléctricos de baja κ y, de manera más consecuente, mediante la reducción de la longitud del cable a través de la integración vertical.
• Chip: latencia de cómputo y acceso a memoria, abordada mediante elecciones arquitectónicas, profundidad de pipeline, jerarquía de memoria y fabrics en el chip.
• Sistema: tiempo de sincronización y mensaje de extremo a extremo, abordado mediante topología de interconexión, pila de protocolos y diseño del fabric.

donde el factor de escalamiento α es específico de la aplicación en lugar de universal. La experiencia en producción hasta la fecha indica α ≈ 1.3× por año para dispositivos móviles con limitaciones de energía, ≈ 1.5× por año para sistemas autónomos de seguridad crítica y hasta 10× por año para cargas de trabajo de IA, donde el rendimiento se traduce directamente en valor económico.

Lo que convierte a τ en una métrica principal útil, en lugar de un simple cambio de etiqueta de las existentes, es que es la misma métrica en toda la pila. La frecuencia, la latencia, el ancho de banda y el rendimiento están todos gobernados por τ en sus respectivas capas. Un tecnólogo de procesos, un diseñador de circuitos y un arquitecto de sistemas pueden debatir la misma cantidad en unidades idénticas. τ es el lenguaje que habilita la co-optimización de la pila de extremo a extremo — y la era de la optimización independiente en cada capa, con el tiempo surgiendo como un residual, ha concluido.

3. LogicFolding: Un Punto de Prueba en SoC Móvil

La primera prueba a escala de producción del escalamiento τ se realizó en el ámbito móvil. Un SoC de smartphone es el caso inusual en el que un solo chip constituye todo el sistema. No se dispone de paralelismo de múltiples sockets; ningún fabric de mil nodos puede ocultar un enlace lento. Todo el rendimiento entregado al usuario se origina en un solo dado, bajo un presupuesto de energía de unos pocos vatios, contra límites térmicos establecidos por las restricciones de la forma de factor de mano.

Después de 2020, cuando se restringió el acceso a los nodos de vanguardia, la pregunta operativa pasó a ser: con el nodo fijo, ¿cómo se pueden seguir ofreciendo mejoras generación tras generación en un solo dado?

La respuesta que surgió se llama LogicFolding.

Definición. LogicFolding es una metodología de diseño que particiona circuitos digitales, analógicos y de memoria a través de capas activas apiladas verticalmente para optimizar conjuntamente el rendimiento, la potencia y el área siguiendo el principio de escalamiento del tiempo.

Los circuitos digitales se dividen en lógica combinacional — la red booleana entre registros — y lógica secuencial — los flip-flops que mantienen el estado. El techo de rendimiento de un sistema digital está determinado por el retardo de la ruta crítica entre etapas de flip-flop adyacentes, que a su vez está dominado por la RC de interconexión y el recuento de compuertas a lo largo de esa ruta. La optimización convencional coloca las compuertas en un plano y enruta los cables a través de una pila de metal superior; cuanto más largo es el cable, mayor es la RC parásita y más lenta es la ruta crítica.

LogicFolding abandona la suposición planar. Las compuertas de la ruta crítica se distribuyen en dos (y eventualmente más) capas activas apiladas verticalmente, conectadas a través de enlace híbrido de paso ultrafino. Desde la perspectiva del diseñador de circuitos, las dos capas se comportan como un solo fabric continuo, con las celdas distribuidas a través del límite de la oblea como si fuera una capa de metal adicional. Los cables de señal se vuelven sustancialmente más cortos, la RC parásita disminuye drásticamente, la desviación del reloj se reduce y el chip opera a una frecuencia de reloj más alta en el mismo nodo de dispositivo.

Para ayudar a LogicFolding a ofrecer estas ganancias, es ventajoso mantener la relación de engranaje entre el paso de enlace híbrido y el paso del metal superior relativamente baja — prácticamente por debajo de 3, y las relaciones más bajas generalmente son mejores. Con el paso del metal superior actual de alrededor de 720 nm, esto se traduce en un paso de enlace híbrido por debajo de 2 μm — e idealmente a una relación de engranaje de aproximadamente 1, en el cual la sobrecarga de enrutamiento en jaula de pájaro en la interfaz de enlace desaparece efectivamente. Alcanzar este paso, junto con la precisión de superposición requerida (<0.5 μm), el escalamiento de TSV (CD y KOZ sub-1.5 μm, paso sub-6 μm) y el rendimiento (~100% con redundancia inteligente), requirió un esfuerzo de desarrollo de procesos de varios años en todo el ecosistema de proveedores y socios.

• La eficiencia energética del núcleo de rendimiento del SoC mejoró en un 41% y la frecuencia máxima de reloj aumentó casi un 13%.
• Una ruta de datos global de red en chip (Network-on-Chip) de alta velocidad construida a través de las capas superior e inferior redujo la huella de la ruta de datos en un 55%, con una estabilidad de entrega de energía mejorada.
• Un esquema de ajuste de desviación del reloj post-silicio contribuyó con más del 5% al rendimiento del SoC de forma independiente.
• En SRAM — donde la velocidad de acceso, la energía por bit y el área dependen fuertemente de la longitud de la línea de bits y de la línea de palabra — LogicFolding acortó las rutas críticas, redujo la energía por bit y aumentó la frecuencia de operación en más del 40%.
• En un núcleo de procesamiento representativo, la arquitectura de plegado de doble capa redujo el recuento de búferes de reloj en más del 50%, la desviación del reloj en un 25% y la longitud del cable en aproximadamente un 30%.

Estas ganancias se lograron en un nodo de dispositivo fijo, obtenidas no a través de un nuevo paso de litografía sino mediante una reorganización topológica de la distribución espacial de la lógica en tres dimensiones.

La implementación de LogicFolding que se envía en Kirin 2026 es deliberadamente conservadora. El paso de enlace híbrido alcanzó 1.5 μm; el aterrizaje de TSV avanzó solo un paso por debajo del metal superior; el plegado se aplicó selectivamente a lo largo de rutas críticas clave en lugar de en todo el diseño. Aun así, la frecuencia del núcleo de rendimiento de la CPU regresa a 3.1 GHz este año.

Durante la próxima década, se espera que LogicFolding evolucione del plegado local de rutas críticas al plegado a gran escala de múltiples capas — tres, cuatro y más capas activas por paquete — habilitado por enlace híbrido de menor temperatura (relajando el presupuesto térmico entre capas) y por el aterrizaje de TSV migrando del metal superior a M6, lo que libera más del 30% de los recursos de enrutamiento de alto nivel. De 2026 a 2035, se proyecta que la densidad de transistores aumente hacia 400 MTr/mm² y más allá. Simultáneamente, LogicFolding permite que Kirin aumente sustancialmente la frecuencia del núcleo de la CPU y allana el camino hacia 4 GHz y más allá (Tabla 1). La hoja de ruta es factible y, en términos de costo, económicamente viable.

Tabla 1. Tendencia de la frecuencia de operación del núcleo de rendimiento de la CPU Kirin.

Barra lateral A — LogicFolding de un Vistazo

• Paso de enlace híbrido: sub-2 μm (1.5 μm en Kirin 2026; relación de engranaje objetivo ≈ 1)
• Precisión de superposición: inferior a 0.5 μm
• CD/KOZ de TSV: sub-1.5 μm; paso sub-6 μm; tasa de fallos <100 ppm; tasa de reparación 99.9%
• Rendimiento: ~100% con redundancia inteligente
• Densidad de transistores: 155 → 238 MTr/mm² en un solo paso
• Ganancia de eficiencia energética / frecuencia (P-core del SoC): +41% / +13%
• Frecuencia de operación de SRAM: +40%+
• Recuento de búferes de reloj / desviación del reloj / longitud del cable en un núcleo representativo: −50% / −25% / −30%

4. De Picosegundos a Microsegundos: Escalamiento τ en el Centro de Datos de IA

Una pregunta natural es si un principio desarrollado en el régimen de milivatios del smartphone sobrevive a la traducción al régimen de gigavatios del entrenamiento e inferencia de IA. Las cargas de trabajo de IA ocupan el extremo opuesto del espectro τ: no un solo chip sino cientos o miles de chips comportándose como una sola máquina, con el cómputo agregado aumentando aproximadamente seis órdenes de magnitud en la última década.

La respuesta es afirmativa — siempre que τ se trate como un objetivo a nivel de sistema y se aplique a toda la cadena, en lugar de dentro de un solo acelerador.

Dos hechos dan forma al lado de la IA en el argumento τ. Primero, los sistemas de IA continúan creciendo — de un chip, a docenas, a cientos, y cada vez más a decenas de miles. Segundo, el presupuesto de energía y el presupuesto de materiales de los sistemas de IA modernos están dominados por los datos, no por el cómputo. Más del 80% de la energía en un gran clúster de IA es consumida por el movimiento de datos; más del 70% del costo del sistema se asigna al almacenamiento de datos. La implicación es directa: reducir el tiempo que los datos pasan en tránsito — entre chips, entre racks y dentro del paquete — es al menos tan importante como reducir el tiempo que el cómputo pasa computando.

El escalamiento τ se instancia a escala de IA a través de tres capas coordinadas: un fabric de sistema (Unified Bus), un motor óptico cercano al empaque (Hi-ONE) y una reorganización topológica del propio paquete (3D Folding).

4.1 Unified Bus — Un Fabric Primero en τ

Las arquitecturas tradicionales de múltiples nodos y múltiples aceleradores mueven datos a través de múltiples protocolos apilados: PCIe al host, NVLink o fabrics propietarios dentro del chasis, Ethernet o InfiniBand entre chasis, y acceso a memoria remota de la pila de software en la parte superior. Cada capa implica una conversión de protocolo, serialización adicional, un búfer DMA extra y una handshake adicional. Cada conversión añade latencia, reduce la fiabilidad e incurre en costo adicional.

Unified Bus (UB) reemplaza esta pila con un solo protocolo que opera dentro y a través del chasis — un fabric completamente peer-to-peer que expone semántica de memoria de forma nativa en todo el sistema. El movimiento de datos se reduce a transmisión peer-to-peer libre de conversión en la capa de semántica de memoria, con coherencia gestionada por hardware en lugar de paso de mensajes de la pila de software.

El beneficio medido es de aproximadamente dos órdenes de magnitud: la latencia de acceso remoto de extremo a extremo cae de las decenas de microsegundos típicas de las pilas de clase TCP/IP a aproximadamente 100 ns — una reducción de ~500× en τ del sistema a lo largo del eje de comunicación dominante. A escala de rack, esto acerca el sistema asintóticamente a una sola máquina coherente con el fabric — designada internamente como Sistema-como-un-Chip.

4.2 Hi-ONE — E/S Óptica en el Paquete

Una vez que se reduce la latencia de comunicación, el siguiente cuello de botella se desplaza. Aumentar la densidad de chips dentro de un solo rack empuja la densidad de potencia y la fiabilidad más allá de sus límites — y empuja a los SerDes eléctricos más allá de los suyos. A 400 Gb/s por chip de IA, el cableado de cobre sigue siendo bien comprendido y fiable. A múltiples Tb/s por chip, el cobre se vuelve físicamente poco práctico: el alcance de SerDes se contrae, el cableado se vuelve prohibitivamente voluminoso, la instalación en paneles se vuelve inviable y los márgenes térmicos y de entrega de energía se agotan.

El enfoque desarrollado en Huawei Semiconductor es el High-density Optical-interconnect-Node Engine, Hi-ONE — un motor óptico cercano al empaque que ofrece 8 Tb/s por módulo, igualando el ancho de banda UB de un chip de IA en un solo enlace óptico. Reduce el alcance requerido de SerDes de ~100 cm a ~5 cm, elimina el cableado voluminoso y extiende el alcance de menos de un metro a 100 metros — haciendo que la interconexión de alta densidad para centros de datos distribuidos a escala de gigavatios sea físicamente realizable.

La filosofía de diseño subyacente a Hi-ONE es en sí misma un argumento de escalamiento τ. En lugar de un DSP pesado para una alta fidelidad de señal, Hi-ONE adopta un enfoque lineal — un driver mejorado con ecualización analógica y un amplificador de transimpedancia — y permite que el protocolo UB tolere una tasa de error de bits deliberadamente relajada. Este compromiso entre capas (capa de protocolo y capa física) reduce la potencia, el costo y la complejidad de integración, y ejemplifica el compromiso entre capas que una metodología primero en τ recompensa.

4.3 El Dilema de N² vs N, y por Qué el 3D Folding es Inevitable

La razón más profunda por la que los aceleradores de IA no se detendrán en el fan-out 2.5D es geométrica, y merece una declaración explícita porque determina la hoja de ruta posterior a 2030.

En un chip de IA 2.5D convencional, el dado lógico ocupa el centro del paquete, las pilas HBM y los SerDes se alinean en sus bordes, y los reguladores de voltaje rodean el paquete. Cada señal de memoria, cada señal de interconexión y cada amperio de corriente de suministro debe atravesar el borde del dado para alcanzar los recursos de cómputo en su interior. Si el dado tiene una longitud de lado N, entonces:

• la capacidad de cómputo escala como N² (área),
• pero el ancho de banda de memoria, la interconexión y la entrega de energía — todo transportado por el fan-out 2.5D a lo largo del borde — escalan solo como N (perímetro).

La divergencia cada vez mayor entre estas curvas cuadrática y lineal constituye el dilema del fan-out, y explica el estancamiento del escalamiento 2.5D independientemente de cuán agresivo sea el nodo lógico subyacente. Ninguna mejora a nivel de transistor cierra un déficit topológico.

3D Folding resuelve este dilema reubicando los recursos limitados por el borde en superficies. La entrega de energía (a través de potencia trasera y reguladores de voltaje integrados), la memoria de alta velocidad (a través de enlace híbrido a la lógica) y la E/S óptica (a través de Hi-ONE cercano al empaque) migran todas del perímetro a la superficie vertical — y, una vez ubicadas en una superficie, escalan como N², igualando el ritmo cuadrático del cómputo. El paquete ya no es un dado lógico rodeado por un cinturón perimetral de memoria y SerDes; se convierte en una pila integrada verticalmente en la que la memoria, el fabric, la potencia y la lógica escalan juntos.

La hoja de ruta sitúa esta evolución en un cronograma explícito. Hasta aproximadamente 2030, los aceleradores de IA (la línea Ascend SuperPoD — Ascend 910C en 2025, Ascend 950 en 2026, y la 990 que le seguirá) se basan en una combinación de técnicas maduras: chiplets, fan-out 2.5D y apilamiento 3D a través de micro-bump y enlace híbrido de paso estándar. Alrededor de 2030, Ascend 990 introducirá LogicFolding en la clase de aceleradores de IA, y a partir de ese punto, 3D Folding se convierte en el portador principal de α hasta 2035. A lo largo de este camino, se proyecta que la integración de hardware aumente en más de 100× para 2035, con la reducción τ distribuida en cada capa de la pila en lugar de concentrada a nivel del dispositivo.

Barra lateral B — τ a Escala de Sistema de IA

• Latencia de acceso remoto UB: ~10s de μs → ~100 ns (≈ 500× de reducción τ)
• Ancho de banda por módulo HiONE: 8 Tb/s (iguala el ancho de banda UB por chip)
• Alcance de SerDes HiONE: ~100 cm → ~5 cm; alcance de panel a panel: <1 m → 100 m
• Dilema del fan-out: cómputo ∝ N², BW/E/S/potencia limitados por el perímetro ∝ N
• 3D Folding: reubica BW, E/S óptica y entrega de energía de los bordes a las superficies, restaurando la paridad N²
• 2026 → 2035 Crecimiento proyectado de la integración de hardware: >100×

5. Lógica y Memoria: De la Desvinculación a la Refusión

Una implicación del escalamiento τ merece una discusión separada, porque sus consecuencias son tanto industriales como técnicas.

En la era del 8086, la industria desvinculó deliberadamente los procesadores y la memoria a través de buses de memoria estandarizados. Esa desvinculación permitió que dos industrias escalaran independientemente: el rendimiento del procesador avanzó rápidamente a lo largo de la curva de Moore, mientras que los proveedores de memoria desarrollaron un vasto mercado separado junto a él.

La era de la IA está revirtiendo esta desvinculación. La continua expansión de la densidad de cómputo está llevando el ancho de banda de memoria, la latencia, la potencia y el empaque a sus límites. HBM, el enlace híbrido y la SRAM apilada en 3D son síntomas de un solo hecho subyacente: para las cargas de trabajo modernas de IA, el movimiento de datos es tan crítico como el propio cómputo, y la lógica y la memoria están siendo impulsadas nuevamente hacia una integración física estrecha. A medida que se fusionan, el equilibrio de influencia en la cadena de suministro se está desplazando hacia los proveedores de memoria y empaque.

La dirección tecnológica es inequívoca, pero la resolución económica aún no está definida. El éxito duradero en la era del hardware de IA se acumulará para aquellos que puedan fusionar lógica y memoria tecnológicamente y establecer una asociación económica que permita a ambas industrias compartir los beneficios de esa fusión a largo plazo. Esto no es meramente un problema de investigación; es un problema estructural para la industria que abordar durante la próxima década. Al hacer visible el costo entre capas de cada separación, el escalamiento τ asegura que el problema no pueda posponerse.

6. Desafíos Pendientes

Sería engañoso presentar el escalamiento τ como un sistema completo. Varios problemas sustanciales permanecen abiertos, y se identifican aquí tanto para resaltar el trabajo en curso como para invitar a la colaboración.

Cadenas de herramientas y metodologías. El EDA actual fue desarrollado para una era en la que el área, el tiempo y la potencia se optimizaban a lo largo de tres ejes separados, con τ del sistema surgiendo como un residual. El LogicFolding a gran escala requiere que la cadena de herramientas trate múltiples dados apilados como una sola entidad de diseño continua — particionando la lógica a granularidad de celda en lugar de a granularidad de bloque, colocando a través del volumen completo bajo una función de costo unificada, y realizando el cierre de tiempo a través de rutas entre dados donde los parásitos de interconexión vertical, las exclusiones KOZ y la variación de proceso entre obleas interactúan de maneras que las herramientas tradicionales entrenadas en 2D no abordan adecuadamente. Se han desarrollado herramientas internas preliminares que producen resultados útiles, y los detalles de la metodología se publicarán en los próximos meses. Una cadena de herramientas nativa τ — abierta, multifísica y nativa en 3D — es la inversión habilitadora más importante para la próxima década.

Variación de proceso entre obleas. LogicFolding une obleas de lotes potencialmente distintos — y en algunos casos nodos distintos. La variación entre obleas en Vth, corriente de accionamiento y RC de interconexión es materialmente mayor que la variación dentro de la oblea, y afecta más gravemente a la distribución del reloj y a los márgenes de hold time. La redundancia inteligente, la compensación adaptativa y los flujos de signoff conscientes de τ son componentes necesarios de la respuesta.

Sobrecarga de interconexión vertical. Cada enlace híbrido y cada TSV incurre en una penalización de resistencia y capacitancia finita, y el KOZ del TSV desplaza las celdas estándar. Por lo tanto, LogicFolding debe justificarse capa por capa a través de la simple desigualdad

Este umbral ha sido superado para las rutas críticas móviles y para la memoria; el umbral depende de la carga de trabajo, y el límite se moverá a medida que se reduzca el paso de unión.

Energía. τ es una ley de tiempo, no una ley de Joule. Un supernodo que opere 10× más rápido pero con un consumo de energía 10× mayor no viola ningún principio de escalamiento, pero excede la capacidad de la red. Por lo tanto, el escalamiento τ requiere un complemento energético: tejidos con semántica de memoria que eliminen la sobrecarga de la pila, óptica empaquetada o co-empaquetada que reduzca los picojulios por bit en órdenes de magnitud, suministro de energía por el dorso, cómputo en memoria o cercano a ella, y la práctica disciplinada de intercambiar margen τ por energía (DVFS a escala de centro de datos —el mismo mecanismo que permitió la longevidad de la batería en los teléfonos inteligentes). Es importante destacar que el margen τ en sí mismo proporciona margen energético cuando se asigna en esa dirección.

Puntos de referencia (benchmarks). Los benchmarks de rendimiento actuales de la industria —Linpack, MLPerf, SPEC— fueron diseñados para una era en la que un solo escalar por carga de trabajo era suficiente. Una industria de escalamiento τ requiere benchmarks de perfil τ —vectores que expongan la τ dominante en cada capa de un sistema junto con el margen restante en esa capa. La capa de τ dominante es, por definición, la próxima inversión.

7. Seis años adentro, diez años adelante

Entre mayo de 2020 y mayo de 2026, Huawei Semiconductor diseñó y llevó a producción en volumen 381 chips que abastecen los mercados móvil, de IA, automotriz, industrial y de infraestructura. En todo ese portafolio, la tesis del escalamiento τ se ha mantenido:

• En las capas de dispositivo y circuito, la densidad de transistores ha aumentado de 155 a más de 400 MTr/mm² para 2031.
• En la capa de chip, LogicFolding ha demostrado, en un SoC móvil de vanguardia, que la frecuencia de la ruta crítica, la eficiencia energética y la densidad pueden seguir avanzando en un nodo de dispositivo fijo.
• En la capa de sistema, Unified Bus y Hi-ONE han demostrado que cientos de microsegundos de τ de comunicación pueden comprimirse a cientos de nanosegundos, y que un clúster de IA con múltiples racks puede comportarse como una sola máquina coherente.
• De cara al futuro, se espera que la frecuencia de los núcleos de rendimiento de la CPU alcance los 4 GHz y más allá para 2029; se proyecta que la eficiencia del SoC Kirin se duplique con creces en tres a cinco años en condiciones de uso típicas, y se espera que la integración del hardware de IA crezca más de 100× para 2035.

La afirmación más profunda, más allá de cualquier producto individual, es metodológica. El escalamiento τ es el primer principio de escalamiento desde Dennard que le da a toda la pila un objetivo de optimización compartido. Señala a los tecnólogos de procesos, diseñadores de circuitos, arquitectos, ingenieros de sistemas y equipos de software que estas comunidades ahora están optimizando la misma cantidad en unidades idénticas, y que las mejoras en cualquier capa individual deben propagarse a la τ del sistema para contar. También indica a los estrategas de la industria y asignadores de capital que el próximo dólar debe seguir a τ, no a los nodos —que el rendimiento competitivo ya no requiere residencia perpetua en la vanguardia de la litografía, y que el empaquetado, el ancho de banda de memoria y el diseño de tejidos ahora tienen el peso estratégico que antes poseía únicamente el nodo lógico de vanguardia.

Para una generación de ingenieros educados para tratar la "Ley de Moore" como sinónimo de "progreso", esta es una transición difícil. La era geométrica ha concluido, de hecho; negar ese hecho no es una estrategia viable. La era de la aceleración mediante la miniaturización está dando paso a una era de aceleración mediante la optimización τ a través del sistema electrónico multicapa —y las empresas, grupos de investigación y ecosistemas que adopten τ como objetivo principal en los próximos seis a diez años determinarán la forma de la computación en la década siguiente.

El alcance del trabajo de los próximos diez años está definido. Quedan muchas preguntas abiertas, y ninguna organización puede abordarlas por sí sola —la cadena de herramientas, los estándares, los benchmarks, la física de dispositivos y los modelos económicos requieren contribuciones de más allá de una sola empresa. Por lo tanto, esta perspectiva se presenta tanto como un informe desde el campo como una invitación.

El camino por delante es exigente, pero la dirección es inequívoca.

Autora

Tingbo He lidera el negocio de semiconductores de Huawei. El equipo que dirige ha diseñado y llevado a producción en volumen 381 chips entre 2020 y 2026 en los mercados móvil, de IA, automotriz y de infraestructura, y es la fuente de la metodología de escalamiento τ y de las tecnologías LogicFolding, UnifiedBus y Hi-ONE descritas en este artículo.

Agradecimientos

Esta perspectiva se basa en seis años de trabajo de miles de ingenieros en Huawei Semiconductor y su ecosistema de socios de fundición, equipos, EDA y sistemas. La autora agradece a los clientes cuya paciencia hizo posible este trabajo.

Lecturas adicionales

1. G. E. Moore, "Cramming more components onto integrated circuits," Electronics, vol. 38, no. 8, pp. 114–117, abr. 1965 (reimpreso en Proc. IEEE, vol. 86, no. 1, ene. 1998).

1. R. H. Dennard et al., "Design of ion-implanted MOSFETs with very small physical dimensions," IEEE J. Solid-State Circuits, vol. 9, no. 5, pp. 256–268, 1974.

1. J. L. Hennessy y D. A. Patterson, "A new golden age for computer architecture," Commun. ACM, vol. 62, no. 2, pp. 48–60, feb. 2019.

1. M. Horowitz, "Computing's energy problem (and what we can do about it)," ISSCC Dig. Tech. Papers, pp. 10–14, feb. 2014.

1. International Roadmap for Devices and Systems (IRDS) — capítulos de Interconnect y More-than-Moore, actualización 2023/2024.

1. P. Batude et al., "3D sequential integration: a key enabling technology for heterogeneous co-integration of new functions with CMOS," IEEE J. Electron Devices Soc., vol. 3, no. 3, pp. 205–216, 2015.