다층 전자 시스템을 위한 시간 스케일링 이론

Here is the translation of the provided English text into Korean, following all specified guidelines.

Tingbo He

Huawei

초록

60년 동안 무어의 기하학적 스케일링은 반도체 발전을 이끌었습니다. 그러나 이제 이러한 업계의 규칙은 더 이상 유효하지 않습니다. 순수한 미세화에 따른 수익은 정체되었고, 최첨단 설계 비용은 칩당 10억 달러를 넘어섰으며, 최첨단 공정에서의 트랜지스터당 비용은 더 이상 하락하지 않고 있습니다. 이 관점은 기하학적 스케일링을 대체할 새로운 원리인 τ 스케일링을 제안합니다. τ 스케일링은 트랜지스터 면적 대신 '시간' 자체를 진보의 주요 척도로 삼아, 스위칭 트랜지스터에서 데이터센터 워크로드에 이르기까지 12자릿수에 걸쳐 단일 특성 시간 상수 τ를 통합 최적화 목표로 적용합니다. 본 논문에서는 두 가지 양산 수준의 데모를 제시합니다. 모바일 SoC에서는 디지털, 아날로그 및 메모리 회로를 수직으로 적층된 활성 계층(tier)에 분할하는 방법론인 LogicFolding이 고정된 디바이스 노드에서 트랜지스터 밀도를 55% 향상시키고 전력 효율을 41% 개선했습니다. AI 시스템에서는 메모리 의미론적(Memory-Semantic) Unified Bus 패브릭, 패키지 근접형(Near-Packaged) Hi-ONE 광 I/O, 그리고 에지-투-서피스(Edge-to-Surface) 3D Folding으로 구성된 공동 설계된 스택이 2035년까지 하드웨어 통합을 100배 이상 성장시킬 것으로 예상합니다. 더 깊은 주장은 방법론적입니다. τ 스케일링은 Dennard 스케일링 이후로 컴퓨팅 스택 전체에 걸쳐 공유된 최적화 목표를 설정한 최초의 스케일링 원리입니다.

서문

1960년대 중반 이후로 반도체 산업은 나노미터 단위로 진보를 측정해 왔습니다. 18개월마다 트랜지스터는 더 작아지고, 주파수는 높아졌으며, 로직 게이트당 비용은 낮아졌습니다. 무어의 법칙(Moore's Law)은 경험적 관찰이자 동시에 전체 컴퓨팅 스택이 구축된 기반이 되는 업계의 규칙을 확립하는 데 기여했습니다. 그러나 이러한 업계의 규칙은 더 이상 유효하지 않습니다. 7 nm 노드를 넘어서면서 기하학적 스케일링은 더 이상 역사적인 이익을 제공하지 못합니다. 리소그래피 장비는 패터닝의 물리적 한계에 근접하고 있고, EUV 감가상각비가 웨이퍼 원가를 지배하며, 트랜지스터당 가격 곡선은 평탄화되었고, 경우에 따라 역전되기도 했습니다. 최첨단 리소그래피에 대한 접근이 제한된 조직에게 이러한 제약은 더 일찍부터 적용되어 더 심각하게 작용했습니다.

따라서 업계의 핵심 질문은 바뀌었습니다. 더 이상 "트랜지스터를 얼마나 더 작게 만들 수 있는가?"가 아니라 "무엇을 스케일링해야 하며, 어떤 목표를 기준으로 해야 하는가?"입니다.

지난 6년 동안 저자의 Huawei Semiconductor 팀은 모바일 SoC, AI 가속기, 시스템 패브릭 및 패키징 분야에서 이 질문을 실리콘으로 직접 구현하며 연구해 왔습니다. 결론은 해답이 또 다른 노드나 트랜지스터 아키텍처가 아니라 최적화 목표 자체의 변화에 있다는 것입니다. 이 관점은 전자 시스템의 차세대 진화가 기하학적 스케일링이 아닌 시간 스케일링에 의해 주도되어야 한다고 주장합니다. 시간 스케일링은 피코초 단위로 스위칭하는 트랜지스터에서 1초 내에 응답하는 데이터센터 워크로드에 이르기까지 스택의 모든 계층에 걸쳐 단일 특성 시간 상수 τ를 체계적으로 줄이는 것을 의미합니다.

τ 스케일링에 대한 주장은 아래에서 과학적 방법론이자 산업 로드맵으로 제시되며, 2020년 5월에서 2026년 5월 사이에 양산에 들어간 381개의 칩에서 얻은 교훈을 바탕으로 합니다.

1. 기하학적 시대의 종말

역사의 대부분 동안 반도체 산업의 임무는 단 하나였습니다. 바로 트랜지스터를 더 작게 만드는 것이었습니다. Gordon Moore의 1965년 관찰(트랜지스터 밀도가 약 2년마다 두 배가 된다는 것)은 10년 후 Robert Dennard의 스케일링 이론에 의해 보완되었습니다. Dennard의 이론은 전압과 치수를 비례적으로 축소하면 일정한 전기장을 유지할 수 있다는 것을 확립했습니다. 함께, 기하학적 스케일링과 Dennard 스케일링은 거의 50년 동안 와트당 성능과 달러당 성능에서 기하급수적인 개선을 제공했습니다.

이러한 구조는 두 단계에 걸쳐 무너졌습니다. 2005년경, Dennard 스케일링이 먼저 깨졌습니다. 전압이 피처 크기에 비례하여 더 이상 스케일링되지 않았고, 다크 실리콘 시대가 시작되었습니다. 기하학적 스케일링은 FinFET과 이후의 GAA(Gate-All-Around) 디바이스 아키텍처에 의해 유지되며 더 오래 지속되었습니다. 그러나 7nm를 넘어서면서 순수한 미세화에 따른 수익은 정체되었습니다. 그 이유는 이제 잘 문서화되어 있습니다. 속도 포화는 채널 길이에 대한 고유 지연의 의존성을 이차함수에서 일차함수로 감소시킵니다. 로컬 인터커넥트의 기생 저항 및 커패시턴스가 표준 셀 지연 예산에서 점점 더 큰 비중을 차지합니다. 마스크 비용, EUV 감가상각비 및 설계 규칙 복잡성으로 인해 2 nm 노드에서 최첨단 칩 설계 예산은 칩당 10억 달러를 넘어섰습니다.

경제적 결과 또한 피할 수 없습니다. 고급 노드에서 트랜지스터당 비용은 평탄화되었으며, 최첨단에서는 현재 상승하고 있습니다. 지난 50년을 지탱해 온 업계의 규칙(매 세대마다 더 낮은 비용으로 더 많은 트랜지스터를 제공하는 것)은 더 이상 유효하지 않습니다.

Huawei Semiconductor의 경우, 이러한 전환은 추가적인 제약(가장 진보된 리소그래피 장비에 대한 제한된 접근)과 함께 다가왔습니다. 또 다른 노드가 문제를 해결할 것이라고 가정하는 것은 더 이상 지지하기 어려웠습니다. 6년 전, 기하학적 로드맵은 정체되었고, 더 근본적인 질문(결과적으로 업계 전체가 결국 직면해야 할 질문)을 강요했습니다.

2. 공간이 아닌 시간: 무어 시대의 진정한 가치

최종 사용자에 대한 본질적인 효과로 축약하면, 무어의 법칙은 근본적으로 기하학에 관한 것이 아니었습니다. 더 작은 트랜지스터는 더 빠르게 스위칭했기 때문에 시스템 성능을 향상시켰습니다. 더 조밀한 인터커넥트는 신호가 더 짧은 거리를 이동했기 때문에 성능을 향상시켰습니다. 더 높은 집적도는 데이터가 더 적은 경계를 넘었기 때문에 성능을 향상시켰습니다. 각 세대가 본질적으로 제공한 것은 시간의 감소였습니다. 디바이스 수준에서는 피코초에서 나노초, 칩 수준에서는 나노초에서 마이크로초, 시스템 수준에서는 마이크로초에서 초로 말입니다. 공간적 스케일링은 시간을 압축하기 위한 도구 역할을 했을 뿐입니다.

이를 인식하면, 명백한 재구성이 가능해집니다. 시간 자체를 주요 척도로 채택해야 합니다. 특성 시간 상수 τ는 스택의 모든 계층(트랜지스터, 회로, 칩 및 시스템)에서 정의될 수 있으며, 이 τ의 감소는 통합 최적화 목표로 취급될 수 있습니다. 그러면 기하학적 스케일링은 τ를 줄이기 위한 많은 기술 중 하나가 되며, 유일한 기술이 아닙니다.

이 원리를 τ 스케일링이라고 하며, 반도체 진화의 지침 원리로서 기하학적 무어 스케일링의 후계자로 제안합니다. 공식적으로 τ는 다음과 같이 분해되는 계층적 구조로 취급됩니다.

• 트랜지스터: 고유 스위칭 지연. 이동도 향상, 스트레인 엔지니어링, High-κ/Metal Gate 및 GAA 아키텍처를 통해 해결되며, 점점 더 로컬 인터커넥트의 기생 R 및 C 감소를 통해 해결됩니다. 이 기생 성분들은 이제 고유 통과 시간(transit time)을 몇 배 초과합니다.
• 회로: 신호 경로를 따른 RC 전파 지연. 낮은 저항률의 도체, Low-κ 유전체, 그리고 가장 중요하게는 수직 통합을 통한 와이어 길이 감소를 통해 해결됩니다.
• 칩: 컴퓨팅 및 메모리 액세스 지연. 아키텍처 선택, 파이프라인 깊이, 메모리 계층 구조 및 온칩 패브릭을 통해 해결됩니다.
• 시스템: 종단 간 메시지 및 동기화 시간. 인터커넥트 토폴로지, 프로토콜 스택 및 패브릭 설계를 통해 해결됩니다.

여기서 스케일링 팩터 α는 보편적이지 않고 애플리케이션에 따라 다릅니다. 지금까지의 양산 경험에 따르면 전력 제약이 있는 모바일 기기의 경우 연간 약 1.3배, 안전이 중요한 자율 시스템의 경우 연간 약 1.5배, AI 워크로드의 경우 처리량이 경제적 가치로 직접 전환되므로 연간 최대 10배의 α 값을 보입니다.

τ를 기존 메트릭의 이름만 바꾼 것이 아니라 유용한 주요 메트릭으로 만드는 이유는 τ가 스택 전체에 걸쳐 동일한 메트릭이기 때문입니다. 주파수, 지연 시간, 대역폭 및 처리량은 모두 각 계층의 τ에 의해 결정됩니다. 공정 기술자, 회로 설계자 및 시스템 아키텍트는 동일한 수량을 동일한 단위로 논의할 수 있습니다. τ는 종단 간 스택 공동 최적화를 가능하게 하는 언어이며, 각 계층이 독립적으로 최적화되고 타이밍이 잔여물로 남는 시대는 끝났습니다.

3. LogicFolding: 모바일 SoC 증명 사례

τ 스케일링의 첫 번째 양산 규모 테스트는 모바일 분야에서 수행되었습니다. 스마트폰 SoC는 하나의 칩이 전체 시스템을 구성하는 특이한 경우입니다. 멀티 소켓 병렬 처리는 불가능합니다. 느린 링크를 감출 수 있는 수천 노드의 패브릭도 없습니다. 사용자에게 전달되는 모든 성능은 핸드헬드 폼팩터 제약 조건에 따른 열 한계 내에서 수 와트의 전력 예산 하에 단일 다이에서 비롯됩니다.

2020년 이후 최첨단 노드에 대한 접근이 제한되었을 때, 실제적인 질문은 "노드가 고정된 상황에서 단일 다이에서 세대 간 개선을 어떻게 지속적으로 제공할 수 있을까?"였습니다.

여기서 등장한 해답은 LogicFolding입니다.

정의. LogicFolding은 시간 스케일링 원리에 따라 성능, 전력 및 면적을 공동으로 최적화하기 위해 디지털, 아날로그 및 메모리 회로를 수직으로 적층된 활성 계층(tier)에 분할하는 설계 방법론입니다.

디지털 회로는 레지스터 사이의 부울 네트워크인 조합 로직과 상태를 유지하는 플립플롭인 순차 로직으로 나뉩니다. 디지털 시스템의 성능 상한선은 인접한 플립플롭 단계 사이의 크리티컬 패스 지연에 의해 결정되며, 이는 다시 인터커넥트 RC와 해당 경로를 따른 게이트 수에 의해 좌우됩니다. 기존 최적화는 게이트를 평면에 배치하고 위의 메탈 스택을 통해 와이어를 라우팅합니다. 와이어가 길수록 기생 RC가 커지고 크리티컬 패스가 느려집니다.

LogicFolding은 평면적 가정을 포기합니다. 크리티컬 패스 게이트는 초미세 피치 하이브리드 본딩을 통해 연결된 두 개(그리고 잠재적으로 더 많은)의 수직으로 적층된 활성 계층에 분산됩니다. 회로 설계자의 관점에서 두 계층은 마치 추가적인 메탈 레이어처럼 셀이 웨이퍼 경계 전체에 분포된 하나의 연속적인 패브릭처럼 동작합니다. 신호 와이어는 훨씬 짧아지고, 기생 RC는 급격히 감소하며, 클럭 스큐(clock skew)는 줄어들고, 칩은 동일한 디바이스 노드에서 더 높은 클럭 주파수로 작동합니다.

LogicFolding이 이러한 이점을 제공하도록 돕기 위해서는 하이브리드 본딩 피치와 최상위 메탈 피치 간의 기어비를 비교적 낮게 유지하는 것이 유리합니다. 실제로는 대략 3 미만이 바람직하며, 일반적으로 낮을수록 좋습니다. 현재 최상위 메탈 피치가 약 720 nm임을 감안하면, 이는 2 μm 미만의 하이브리드 본딩 피치로 이어지며, 이상적으로는 기어비가 약 1이 되어 본딩 인터페이스에서의 버드-케이지(Bird-Cage) 라우팅 오버헤드가 사실상 사라집니다. 이 피치와 함께 필요한 오버레이 정확도(<0.5 μm), TSV 스케일링(CD 및 KOZ 1.5 μm 미만, 피치 6 μm 미만), 그리고 수율(스마트 리던던시로 ~100%)을 달성하기 위해서는 공급업체 및 파트너 생태계 전반에 걸친 수년간의 공정 개발 노력이 필요했습니다.

• SoC 성능 코어(Performance-core)의 전력 효율은 41% 향상되었고 최대 클럭 주파수는 거의 13% 상승했습니다.
• 상위 및 하위 계층 모두에 걸쳐 구축된 고속 글로벌 NoC(Network-on-Chip) 데이터 경로는 데이터 경로 면적을 55% 줄였으며, 전력 공급 안정성이 개선되었습니다.
• 포스트-실리콘(post-silicon) 클럭 스큐 조정 방식은 SoC 성능에 5% 이상 독립적으로 기여했습니다.
• 액세스 속도, 비트당 에너지 및 면적이 비트라인과 워드라인 길이에 크게 의존하는 SRAM에서 LogicFolding은 크리티컬 패스를 단축하고, 비트당 에너지를 줄였으며, 동작 주파수를 40% 이상 증가시켰습니다.
• 대표적인 프로세싱 코어에서 이중층 폴딩 아키텍처는 클럭 버퍼 수를 50% 이상, 클럭 스큐를 25%, 와이어 길이를 약 30% 줄였습니다.

이러한 이득은 고정된 디바이스 노드에서, 새로운 리소그래피 단계를 통해서가 아니라 3차원 공간에서 로직의 공간적 분포를 위상적으로 재구성함으로써 달성되었습니다.

Kirin 2026에 탑재된 LogicFolding 구현은 의도적으로 보수적입니다. 하이브리드 본딩 피치는 1.5 μm에 도달했습니다. TSV 랜딩은 최상위 메탈 바로 아래 한 단계만 진행되었습니다. 폴딩은 전체 설계에 걸쳐 적용되기보다는 주요 크리티컬 패스를 따라 선택적으로 적용되었습니다. 그럼에도 불구하고 올해 CPU 성능 코어 주파수는 3.1 GHz로 회복되었습니다.

향후 10년 동안 LogicFolding은 로컬 크리티컬 패스 폴딩에서 본격적인 다층 폴딩(패키지당 3개, 4개 이상의 활성 계층)으로 진화할 것으로 예상됩니다. 이는 저온 하이브리드 본딩(계층 간 열 예산 완화)과 TSV 랜딩이 최상위 메탈에서 M6로 이동함으로써 가능해지며, 이는 고급 라우팅 리소스의 30% 이상을 확보해 줍니다. 2026년부터 2035년까지 트랜지스터 밀도는 400 MTr/mm² 이상으로 증가할 것으로 예상됩니다. 동시에 LogicFolding은 Kirin이 CPU 코어 주파수를 대폭 높일 수 있게 하여 4 GHz 이상으로 가는 길을 닦습니다(표 1). 이 로드맵은 실행 가능하며 비용 측면에서 경제적으로도 실현 가능합니다.

표 1. Kirin CPU 성능 코어의 동작 주파수 추세.

사이드바 A — LogicFolding 한눈에 보기

• 하이브리드 본딩 피치: 2 μm 미만(Kirin 2026에서 1.5 μm; 목표 기어비 ≈ 1)
• 오버레이 정확도: 0.5 μm 미만
• TSV CD/KOZ: 1.5 μm 미만; 피치 6 μm 미만; 고장률 <100 ppm; 수리율 99.9%
• 수율: 스마트 리던던시로 ~100%
• 트랜지스터 밀도: 단일 단계로 155 → 238 MTr/mm²
• 전력 효율 / 주파수 이득(SoC P-core): +41% / +13%
• SRAM 동작 주파수: 40%+
• 대표 코어의 클럭 버퍼 수 / 클럭 스큐 / 와이어 길이: -50% / -25% / -30%

4. 피코초에서 마이크로초로: AI 데이터센터의 τ 스케일링

밀리와트 스마트폰 영역에서 개발된 원리가 기가와트 영역의 AI 훈련 및 추론에 성공적으로 적용될 수 있는지에 대한 자연스러운 질문이 제기됩니다. AI 워크로드는 τ 스펙트럼의 반대쪽 끝에 위치합니다. 단일 칩이 아니라 수백 또는 수천 개의 칩이 하나의 기계처럼 동작하며, 지난 10년 동안 총 컴퓨팅 성능은 약 6자릿수 증가했습니다.

답은 긍정적입니다. 단, τ가 단일 가속기 내부가 아닌 전체 체인에 걸쳐 시스템 수준 목표로 취급되고 적용된다는 전제하에 말입니다.

두 가지 사실이 AI 측면의 τ 논증을 형성합니다. 첫째, AI 시스템은 계속해서 성장하고 있습니다. 하나의 칩에서 수십 개, 수백 개, 그리고 점점 더 수만 개로 늘어나고 있습니다. 둘째, 현대 AI 시스템의 에너지 예산과 재료 예산은 컴퓨팅이 아닌 데이터가 지배합니다. 대규모 AI 클러스터 에너지의 80% 이상이 데이터 이동에 소비됩니다. 시스템 비용의 70% 이상이 데이터 저장에 할당됩니다. 이는 직접적인 시사점을 줍니다. 데이터가 전송(칩 간, 랙 간, 패키지 내)에 소비하는 시간을 줄이는 것이 컴퓨팅 자체가 계산에 소비하는 시간을 줄이는 것만큼 중요하다는 것입니다.

τ 스케일링은 AI 규모에서 세 가지 조정된 계층(시스템 패브릭(Unified Bus), 패키지 근접형 광 엔진(Hi-ONE) 및 패키지 자체의 위상적 재구성(3D Folding))을 통해 구체화됩니다.

4.1 Unified Bus — τ 우선 시스템 패브릭

전통적인 다중 노드, 다중 가속기 아키텍처는 여러 계층화된 프로토콜을 통해 데이터를 이동합니다. 호스트로는 PCIe, 섀시 내에서는 NVLink 또는 독점 패브릭, 섀시 간에는 이더넷 또는 InfiniBand, 그리고 그 위에 소프트웨어 스택 원격 메모리 액세스가 있습니다. 각 계층은 프로토콜 변환, 추가 직렬화, 추가 DMA 버퍼 및 추가 핸드셰이크를 수반합니다. 모든 변환은 지연 시간을 추가하고, 신뢰성을 감소시키며, 추가 비용을 발생시킵니다.

Unified Bus(UB)는 이 스택을 섀시 내부 및 섀시 간에 동작하는 단일 프로토콜로 대체합니다. 이는 전체 시스템에 걸쳐 메모리 의미론(Memory Semantics)을 기본적으로 노출하는 완전한 피어-투-피어(peer-to-peer) 패브릭입니다. 데이터 이동은 메모리-의미론 계층에서 변환 없는 피어-투-피어 전송으로 축소되며, 소프트웨어 스택 메시지 전달 대신 하드웨어 관리 일관성(Coherence)을 사용합니다.

측정된 이점은 약 2자릿수입니다. 종단 간 원격 액세스 지연 시간은 TCP/IP 계열 스택에서 일반적인 수십 마이크로초에서 약 100 ns로 떨어집니다. 이는 지배적인 통신 축에서 시스템 τ를 약 500배 줄인 것입니다. 랙 스케일에서 이는 시스템을 단일 패브릭 일관 시스템(내부적으로 System-as-One-Chip으로 지정)에 점근적으로 근접하게 만듭니다.

4.2 Hi-ONE — 패키지의 광 I/O

통신 지연 시간이 줄어들면 다음 병목 지점이 이동합니다. 단일 랙 내 칩 밀도를 높이면 전력 밀도와 신뢰성이 한계를 넘어서고, 전기적 SerDes도 한계를 넘어섭니다. AI 칩당 400 Gb/s에서는 구리 케이블링이 여전히 잘 이해되고 안정적입니다. 칩당 멀티 Tb/s에서는 구리가 물리적으로 비실용적이 됩니다. SerDes 도달 거리가 짧아지고, 케이블링이 엄청나게 부피가 커지며, 패널 설치가 불가능해지고, 열 및 전력 공급 여유분이 소진됩니다.

Huawei Semiconductor에서 개발된 접근 방식은 Hi-ONE(High-density Optical-interconnect-Node Engine)입니다. 이는 모듈당 8 Tb/s를 제공하는 패키지 근접형 광 엔진으로, 단일 광 링크에서 AI 칩의 UB 대역폭과 일치합니다. 필요한 SerDes 도달 거리를 약 100cm에서 약 5cm로 줄이고, 부피가 큰 케이블링을 없애며, 도달 거리를 1미터 미만에서 100미터로 확장하여 분산된 기가와트 규모 데이터 센터를 위한 고밀도 상호 연결을 물리적으로 실현 가능하게 만듭니다.

Hi-ONE의 기반 설계 철학은 그 자체로 τ 스케일링 논증입니다. 높은 신호 충실도를 위한 무거운 DSP 대신, Hi-ONE은 선형 접근 방식(아날로그 등화 강화 드라이버 및 트랜스임피던스 증폭기)을 채택하고 UB 프로토콜이 의도적으로 완화된 비트 오류율을 허용하도록 합니다. 프로토콜 계층과 물리 계층 간의 이러한 교차 계층 트레이드오프는 전력, 비용 및 통합 복잡성을 줄이며, τ 우선 방법론이 보상하는 교차 계층 트레이드오프를 보여줍니다.

4.3 N² 대 N 딜레마와 3D 폴딩이 불가피한 이유

AI 가속기가 2.5D 팬아웃에서 멈추지 않을 가장 근본적인 이유는 기하학적이며, 이는 2030년 이후 로드맵을 결정하기 때문에 명시적으로 언급할 가치가 있습니다.

기존 2.5D AI 칩에서 로직 다이는 패키지 중앙을 차지하고, HBM 스택과 SerDes는 가장자리를 따라 배열되며, 전압 조정기는 패키지를 둘러쌉니다. 모든 메모리 신호, 모든 인터커넥트 신호 및 모든 공급 전류 암페어는 내부의 컴퓨팅 리소스에 도달하기 위해 다이의 가장자리를 통과해야 합니다. 다이의 한 변 길이가 N이라면:

• 컴퓨팅 용량은 N²(면적)에 비례하여 증가하지만,
• 메모리 대역폭, 인터커넥트 및 전력 공급(모두 가장자리를 따라 2.5D 팬아웃으로 전달됨)은 N(둘레)에 비례하여 증가합니다.

이 이차 곡선과 일차 곡선 사이의 증가하는 차이는 팬아웃 딜레마(fan-out dilemma)를 구성하며, 이는 기본 로직 노드가 아무리 공격적이 되더라도 2.5D 스케일링이 정체되는 이유를 설명합니다. 어떤 트랜지스터 수준의 개선도 위상적 결함을 해결하지 못합니다.

3D Folding은 가장자리에 묶인 리소스를 표면으로 재배치하여 이 딜레마를 해결합니다. 전력 공급(백사이드 전력 및 통합 전압 조정기), 고속 메모리(로직에 대한 하이브리드 본딩) 및 광 I/O(패키지 근접형 Hi-ONE)는 모두 둘레에서 수직 표면으로 이동하며, 일단 표면에 위치하면 컴퓨팅의 이차 속도와 일치하는 N²로 스케일링됩니다. 패키지는 더 이상 메모리와 SerDes의 둘레 벨트로 둘러싸인 로직 다이가 아닙니다. 메모리, 패브릭, 전력 및 로직이 모두 함께 스케일링되는 수직 통합 스택이 됩니다.

로드맵은 이러한 진화를 명시적인 일정에 배치합니다. 대략 2030년까지 AI 가속기(Ascend SuperPoD 라인 - 2025년 Ascend 910C, 2026년 Ascend 950, 그리고 후속 990)는 칩렛, 2.5D 팬아웃, 마이크로 범프 및 표준 피치 하이브리드 본딩을 통한 3D 스태킹 등 성숙된 기술의 조합에 의존합니다. 2030년경, Ascend 990은 AI 가속기 클래스에 LogicFolding을 도입하고, 이 시점부터 3D Folding은 2035년까지 α의 주요 운반체가 됩니다. 이 경로를 따라 하드웨어 통합은 2035년까지 100배 이상 증가할 것으로 예상되며, τ 감소는 디바이스 수준에 집중되기보다는 스택의 모든 계층에 분산됩니다.

사이드바 B — AI 시스템 규모의 τ

• UB 원격 액세스 지연 시간: 수십 μs → 약 100 ns (약 500배 τ 감소)
• Hi-ONE 모듈당 대역폭: 8 Tb/s (칩당 UB 대역폭과 일치)
• Hi-ONE SerDes 도달 거리: 약 100 cm → 약 5 cm; 패널 간 도달 거리: <1 m → 100 m
• 팬아웃 딜레마: 컴퓨팅 ∝ N², 경계 묶인 BW/I/O/전력 ∝ N
• 3D Folding: BW, 광 I/O 및 전력 공급을 가장자리에서 표면으로 재배치하여 N² 패리티 복원
• 2026년 → 2035년 예상 하드웨어 통합 성장: >100배

5. 로직과 메모리: 분리에서 재융합으로

τ 스케일링의 한 가지 함의는 별도 논의가 필요합니다. 그 결과가 기술적일 뿐만 아니라 산업적이기 때문입니다.

8086 시대에 업계는 표준화된 메모리 버스를 통해 프로세서와 메모리를 의도적으로 분리했습니다. 이러한 분리는 두 산업이 독립적으로 스케일링할 수 있게 했습니다. 프로세서 성능은 무어 곡선을 따라 빠르게 발전했고, 메모리 벤더는 그와 함께 거대한 별도 시장을 개발했습니다.

AI 시대는 이러한 분리를 역전시키고 있습니다. 컴퓨팅 밀도의 지속적인 확장은 메모리 대역폭, 지연 시간, 전력 및 패키징을 한계로 몰아넣고 있습니다. HBM, 하이브리드 본딩 및 3D 스택 SRAM은 하나의 근본적인 사실의 증상입니다. 현대 AI 워크로드에서 데이터 이동은 계산 자체만큼 중요하며, 로직과 메모리는 다시 한번 긴밀한 물리적 통합으로 추진되고 있습니다. 이들이 융합됨에 따라 공급망 내 영향력의 균형은 메모리 및 패키징 벤더 쪽으로 이동하고 있습니다.

기술적 방향은 명확하지만, 경제적 해결 방안은 아직 정착되지 않았습니다. AI 하드웨어 시대의 지속적인 성공은 로직과 메모리를 기술적으로 융합하고 두 산업이 장기적으로 그 융합의 이점을 공유할 수 있는 경제적 파트너십을 구축하는 사람들에게 돌아갈 것입니다. 이는 단순한 연구 문제가 아닙니다. 향후 10년 동안 업계가 해결해야 할 구조적 문제입니다. τ 스케일링은 모든 분리의 교차 계층 비용을 가시화함으로써 이 문제가 연기될 수 없도록 만듭니다.

6. 미해결 과제

τ 스케일링을 완성된 시스템으로 제시하는 것은 오해를 불러일으킬 수 있습니다. 몇 가지 실질적인 문제가 여전히 해결되지 않은 상태로 남아 있으며, 진행 중인 작업을 강조하고 협력을 유도하기 위해 여기서 식별합니다.

툴체인 및 방법론. 오늘날의 EDA는 면적, 타이밍 및 전력이 세 가지 별도 축을 따라 최적화되고 시스템 τ는 잔여물로 남는 시대를 위해 개발되었습니다. 본격적인 LogicFolding은 툴체인이 여러 적층 다이를 단일 연속 설계 엔티티로 취급해야 합니다. 즉, 셀 단위(블록 단위가 아닌)로 로직을 분할하고, 통합 비용 함수 하에 전체 볼륨에 걸쳐 배치하며, 수직 인터커넥트 기생 성분, KOZ 제외 영역 및 웨이퍼 간 공정 변동이 전통적인 2D 훈련 도구가 적절히 다루지 못하는 방식으로 상호 작용하는 다이 간 경로에 대한 타이밍 클로저를 수행해야 합니다. 유용한 결과를 생성하는 예비 내부 도구가 개발되었으며, 방법론 세부 사항은 앞으로 몇 달 안에 발표될 예정입니다. τ 네이티브 툴체인(개방형, 다중 물리, 3D 네이티브)은 향후 10년을 위한 가장 중요한 투자입니다.

웨이퍼 간 공정 변동. LogicFolding은 잠재적으로 다른 로트(그리고 경우에 따라 다른 노드)의 웨이퍼를 본딩합니다. Vth, 구동 전류 및 인터커넥트 RC에서 웨이퍼 간 변동은 웨이퍼 내 변동보다 실질적으로 더 크며, 클럭 분배 및 홀드 타임 마진에 가장 큰 영향을 미칩니다. 스마트 리던던시, 적응형 보상 및 τ 인식 사이너프(signoff) 플로는 대응에 필요한 구성 요소입니다.

수직 인터커넥트 오버헤드. 모든 하이브리드 본드와 모든 TSV는 유한한 저항 및 커패시턴스 패널티를 수반하며, TSV KOZ는 표준 셀을 대체합니다. 따라서 LogicFolding은 다음의 간단한 부등식을 통해 계층별로 정당화되어야 합니다.

이 임계값은 모바일 핵심 경로와 메모리 측면에서 이미 넘어섰으며, 임계값은 워크로드에 따라 달라지고, 본딩 피치가 축소됨에 따라 그 경계는 계속 이동할 것입니다.

에너지. τ는 시간 법칙이지, 줄(Joule) 법칙이 아닙니다. 10배 더 빠르게 작동하지만 전력 소비도 10배 더 큰 슈퍼노드는 스케일링 원칙을 위반하지 않지만, 그리드 용량을 초과합니다. 따라서 τ 스케일링에는 에너지 동반자가 필요합니다: 스택 오버헤드를 제거하는 메모리-시맨틱 패브릭, 비트당 피코줄을 수십 배 줄이는 근접/공동 패키징 광학, 후면 전력 공급, 컴퓨트-인/니어-메모리, 그리고 τ 헤드룸을 전력으로 다시 교환하는 훈련된 관행(데이터센터 규모의 DVFS—스마트폰 배터리 수명을 가능하게 한 것과 동일한 메커니즘)이 필요합니다. 중요하게도, τ 헤드룸 자체는 그 방향으로 할당될 때 에너지 헤드룸을 제공합니다.

벤치마크. 업계의 현재 성능 벤치마크인 Linpack, MLPerf, SPEC은 워크로드당 단일 스칼라 값으로 충분했던 시대를 위해 설계되었습니다. τ 스케일링 산업에는 τ-프로파일 벤치마크, 즉 시스템의 각 계층에서 우세한 τ와 해당 계층에 남은 헤드룸을 함께 노출하는 벡터가 필요합니다. 정의에 따르면, 우세한 τ 계층이 다음 투자 대상입니다.

7. 6년차, 10년을 내다보며

2020년 5월부터 2026년 5월 사이에 화웨이 반도체(Huawei Semiconductor)는 모바일, AI, 자동차, 산업 및 인프라 시장을 대상으로 하는 381개의 칩을 설계하여 양산에 성공했습니다. 이 포트폴리오 전반에 걸쳐 τ 스케일링 테제는 유효했습니다:

• 디바이스 및 회로 계층에서 트랜지스터 밀도는 2031년까지 155에서 400+MTr/mm²로 증가했습니다.
• 칩 계층에서 LogicFolding은 최첨단 모바일 SoC에서 고정된 디바이스 노드에서도 임계 경로 주파수, 전력 효율성 및 밀도가 계속 향상될 수 있음을 입증했습니다.
• 시스템 계층에서 Unified Bus와 Hi-ONE은 수백 마이크로초의 통신 τ를 수백 나노초로 압축할 수 있고, 다중 랙 AI 클러스터가 단일 일관된 머신처럼 작동할 수 있음을 입증했습니다.
• 앞으로 CPU 성능 코어 주파수는 2029년까지 4GHz 이상에 도달할 것으로 예상되며, Kirin SoC 효율성은 일반적인 사용 환경에서 3~5년 내에 두 배 이상 증가할 것으로 예상되며, AI 하드웨어 통합은 2035년까지 100배 이상 증가할 것으로 예상됩니다.

특정 제품을 넘어선 더 깊은 주장은 방법론적인 것입니다. τ 스케일링은 Dennard 이후 전체 스택에 공통 최적화 목표를 제공하는 최초의 스케일링 원칙입니다. 이는 공정 기술자, 회로 설계자, 아키텍트, 시스템 엔지니어 및 소프트웨어 팀에게 이제 이 모든 커뮤니티가 동일한 단위로 동일한 양을 최적화하고 있으며, 단일 계층의 개선 사항이 시스템 τ에 전파되어야만 인정된다는 신호를 보냅니다. 또한, 업계 전략가와 자본 할당자에게 다음 달러는 노드가 아닌 τ를 따라야 하며, 경쟁력 있는 성능을 위해 더 이상 리소그래피 최첨단에 영구적으로 머물 필요가 없으며, 패키징, 메모리 대역폭 및 패브릭 설계가 이제 이전에 최첨단 로직 노드만이 차지했던 전략적 중요성을 갖게 되었음을 시사합니다.

"무어의 법칙"을 "진보"와 동의어로 취급하도록 교육받은 한 세대의 엔지니어에게 이것은 어려운 전환입니다. 기하급수적 시대는 실제로 종결되었습니다. 이 사실을 부정하는 것은 실행 가능한 전략이 아닙니다. 소형화를 통한 가속화 시대는 다층 전자 시스템 전반에 걸친 τ 최적화를 통한 가속화 시대로 접어들고 있으며, 향후 6~10년 동안 τ를 주요 목표로 채택하는 기업, 연구 그룹 및 생태계가 그 후 10년간의 컴퓨팅 형태를 결정할 것입니다.

향후 10년간의 과제 범위는 정해져 있습니다. 많은 미해결 질문이 남아 있으며, 어떤 단일 조직도 이를 혼자서 해결할 수 없습니다. 툴체인, 표준, 벤치마크, 디바이스 물리학, 경제 모델 모두 어느 한 회사의 범위를 넘어서는 기여가 필요합니다. 따라서 이 관점은 현장 보고서이자 초대의 의미를 모두 담고 있습니다.

앞으로의 로드맵은 힘들지만, 방향은 명확합니다.

저자

팅보 허(Tingbo He)는 화웨이 반도체 사업부를 이끌고 있습니다. 그녀가 지휘하는 팀은 2020년부터 2026년까지 모바일, AI, 자동차 및 인프라 시장을 대상으로 381개의 칩을 설계하여 양산했으며, 이 기사에서 설명된 τ 스케일링 방법론과 LogicFolding, UnifiedBus, Hi-ONE 기술의 원천입니다.

감사의 글

이 관점은 화웨이 반도체와 그 생태계의 파운드리, 장비, EDA 및 시스템 파트너에 걸친 수천 명의 엔지니어가 6년 동안 수행한 작업을 바탕으로 합니다. 저자는 이 작업을 가능하게 해준 고객들에게 감사를 표합니다.

추가 자료

1. G. E. Moore, "Cramming more components onto integrated circuits," Electronics, vol. 38, no. 8, pp. 114–117, Apr. 1965 (Proc. IEEE, vol. 86, no. 1, Jan. 1998에 재수록).
2. R. H. Dennard et al., "Design of ion-implanted MOSFETs with very small physical dimensions," IEEE J. Solid-State Circuits, vol. 9, no. 5, pp. 256–268, 1974.
3. J. L. Hennessy and D. A. Patterson, "A new golden age for computer architecture," Commun. ACM, vol. 62, no. 2, pp. 48–60, Feb. 2019.
4. M. Horowitz, "Computing's energy problem (and what we can do about it)," ISSCC Dig. Tech. Papers, pp. 10–14, Feb. 2014.
5. International Roadmap for Devices and Systems (IRDS) — Interconnect and More-than-Moore chapters, 2023/2024 update.
6. P. Batude et al., "3D sequential integration: a key enabling technology for heterogeneous co-integration of new functions with CMOS," IEEE J. Electron Devices Soc., vol. 3, no. 3, pp. 205–216, 2015.