Çok Katmanlı Elektronik Sistemler için Zaman Ölçeklendirme Teorisi

Tingbo He

Huawei

Özet

Altmış yıl boyunca Moore'un geometrik ölçeklendirmesi yarı iletkenlerdeki ilerlemeyi yönlendirdi. Bu endüstriyel mutabakat artık geçerli değil: salt boyutsal küçültmeden elde edilen getiriler düzleşti, en uçtaki tasarım bütçeleri çip başına bir milyar doları aşıyor ve en gelişmiş düğümlerde transistör başına maliyet artık düşmüyor. Bu bakış açısı, τ ölçeklendirmesi adı verilen ve ilerlemenin birincil ölçütü olarak transistör alanı yerine zamanın kendisini benimseyen; bir anahtarlama transistöründen bir veri merkezi iş yüküne kadar on iki büyüklük mertebesi boyunca tek bir karakteristik zaman sabiti τ'yu birleştirici optimizasyon hedefi olarak uygulayan bir ardıl ölçeklendirme ilkesini savunuyor. İki üretim ölçeği gösterimi sunulmaktadır. Bir mobil SoC'de, LogicFolding (Mantık Katlama) — dijital, analog ve bellek devrelerini dikey olarak istiflenmiş aktif katmanlar arasında bölen bir metodoloji — sabit bir cihaz düğümünde %55'lik adımsal bir transistör yoğunluğu artışı ve %41'lik bir güç verimliliği kazancı sağlar. AI sistemlerinde, bellek anlamsal Unified Bus (Birleşik Veri Yolu) dokusu, pakete yakın Hi-ONE optik G/Ç ve uçtan yüzeye 3D Katlama'dan oluşan birlikte tasarlanmış bir yığın, 2035'e kadar donanım entegrasyonunda 100×'den fazla büyüme öngörüyor. Daha derin iddia metodolojiktir: τ ölçeklendirmesi, Dennard'dan bu yana tüm bilgi işlem yığını boyunca paylaşılan bir optimizasyon hedefi oluşturan ilk ölçeklendirme ilkesidir.

Giriş

1960'ların ortalarından bu yana yarı iletken endüstrisi ilerlemeyi nanometre cinsinden ölçtü. Her on sekiz ayda bir transistörler küçüldü, frekanslar arttı ve mantık kapısı başına maliyet düştü. Moore Yasası hem ampirik bir gözlem olarak işlev gördü hem de tüm bilgi işlem yığınının üzerine inşa edildiği bir endüstriyel mutabakatın oluşturulmasına yardımcı oldu. Bu endüstriyel mutabakat artık geçerli değil. 7 nm düğümünün ötesinde, geometrik ölçeklendirme artık tarihsel getirilerini sağlamıyor. Litografi ekipmanı desenlemenin fiziksel sınırlarına yaklaşıyor, EUV amortismanı gofret maliyetine hakim oluyor ve transistör başına fiyat eğrisi düzleşti — ve bazı durumlarda tersine döndü. En gelişmiş litografiye erişimi kısıtlı olan kuruluşlar için bu kısıt daha erken bağlayıcı hale geldi ve daha şiddetli bir şekilde baskı yapıyor.

Sektörün temel sorusu bu nedenle değişti. Artık "transistör ne kadar daha küçülebilir?" değil. "Ne ölçeklendirilmeli ve hangi hedefe göre?"

Son altı yıldır, yazarın Huawei Semiconductor'daki ekibi bu soruyu mobil SoC'ler, AI hızlandırıcıları, sistem dokuları ve paketleme genelinde silikonda araştırdı. Vardıkları sonuç, cevabın başka bir düğümde veya başka bir transistör mimarisinde değil, birincil optimizasyon hedefinin kendisinde bir değişiklikte yattığıdır. Bu bakış açısı, elektronik sistem evriminin önümüzdeki on yılına geometrik ölçeklendirme tarafından değil, zaman ölçeklendirmesi — yığının her katmanında tek bir karakteristik zaman sabiti τ'nun sistematik olarak azaltılması, bir pikosaniyede anahtarlama yapan bir transistörden bir saniyede yanıt veren bir veri merkezi iş yüküne kadar — tarafından yön verilmesi gerektiğini savunuyor.

τ ölçeklendirmesi için durum, aşağıda hem bilimsel bir metodoloji hem de endüstriyel bir yol haritası olarak, Mayıs 2020 ile Mayıs 2026 arasında seri üretime geçirilen 381 çipten alınan derslere dayanarak geliştirilmiştir.

1. Geometrik Çağın Sonu

Tarihinin büyük bölümünde yarı iletken endüstrisinin tek bir işi vardı: transistörü küçültmek. Gordon Moore'un 1965'teki gözlemi — transistör yoğunluğunun yaklaşık her iki yılda bir ikiye katlandığı — on yıl sonra Robert Dennard'ın ölçeklendirme teorisiyle tamamlandı; bu teori, voltaj ve boyutların orantılı olarak küçültülmesinin sabit bir elektrik alanını koruyabileceğini ortaya koydu. Birlikte, geometrik ölçeklendirme ve Dennard ölçeklendirmesi, neredeyse elli yıl boyunca watt başına performans ve dolar başına performansta üstel iyileştirmeler sağladı.

Bu düzenleme iki aşamada çözüldü. 2005 civarında, Dennard ölçeklendirmesi önce bozuldu: voltaj, özellik boyutuyla orantılı olarak ölçeklenmeyi bıraktı ve karanlık silikon dönemi başladı. Geometrik ölçeklendirme, FinFET ve ardından çevreleyen kapı (GAA) cihaz mimarileri tarafından desteklenerek daha uzun sürdü. Ancak 7nm'nin ötesinde, saf boyutsal ölçeklendirmeden elde edilen getiriler düzleşti. Bunun nedenleri artık iyi belgelenmiştir: hız doygunluğu, içsel gecikmenin kanal uzunluğuna bağımlılığını kuadratikten lineere düşürür; yerel ara bağlantıların parazitik direnci ve kapasitansı, standart hücre gecikme bütçesine giderek daha fazla hakim olur; maske maliyetleri, EUV amortismanı ve tasarım kuralı karmaşıklığı, en uçtaki çip tasarım bütçelerini 2 nm düğümünde çip başına bir milyar doların ötesine taşımıştır.

Ekonomik sonuçlar da aynı derecede kaçınılmazdır. Transistör başına maliyet, gelişmiş düğümlerde düzleşmiştir ve en uçta artık yükselmektedir. Son elli yılı sürdüren endüstriyel mutabakat — her nesilde daha düşük maliyetle daha fazla transistör — artık geçerli değildir.

Huawei Semiconductor için bu geçiş, ek bir kısıtla birlikte geldi: en gelişmiş litografi araçlarına sınırlı erişim. Başka bir düğümün sorunu çözeceğini varsaymak artık savunulamazdı. Altı yıl önce, geometrik yol haritası platoya ulaştı ve daha temel bir soruyu — geriye dönüp bakıldığında, tüm endüstrinin sonunda yüzleşmek zorunda kalacağı bir soruyu — gündeme getirdi.

1. Uzay Değil, Zaman: Moore Döneminin Gerçek Para Birimi

Son kullanıcı üzerindeki temel etkisine indirgendiğinde, Moore Yasası hiçbir zaman temelde geometriyle ilgili olmadı. Daha küçük transistörler, daha hızlı anahtarladıkları için sistem performansını iyileştirdi. Daha yoğun ara bağlantılar, sinyaller daha kısa mesafeler kat ettiği için performansı iyileştirdi. Daha yüksek entegrasyon, veri daha az sınırı geçtiği için performansı iyileştirdi. Her neslin özünde sağladığı şey, zamanda bir azalmaydı — cihazda pikosaniyeden nanosaniyeye, çipte nanosaniyeden mikrosaniyeye, sistemde mikrosaniyeden saniyeye. Mekansal ölçeklendirme, yalnızca zamanı sıkıştırma aracı olarak hizmet etti.

Bu kabul edildiğinde, bariz bir yeniden çerçeveleme kendini sunar. Zamanın kendisi birincil ölçüt olarak benimsenmelidir. Yığının her katmanında — transistör, devre, çip ve sistem — karakteristik bir zaman sabiti τ tanımlanabilir ve azaltılması birleştirici optimizasyon hedefi olarak ele alınabilir. Geometrik ölçeklendirme daha sonra τ'yu azaltmak için birçok teknikten biri haline gelir, tek teknik değil.

Bu ilkeye τ ölçeklendirmesi denir ve burada yarı iletken evriminin yol gösterici ilkesi olarak geometrik Moore ölçeklendirmesinin ardılı olarak önerilmektedir. Biçimsel olarak, τ şu şekilde ayrışan katmanlı bir yapı olarak ele alınır:

• Transistör: taşıyıcı hareketliliği iyileştirme, gerilim mühendisliği, yüksek-κ/metal kapı ve GAA mimarileri ve giderek artan şekilde, içsel geçiş süresini birkaç kat aşan yerel ara bağlantıların parazitik R ve C'sinin azaltılması yoluyla ele alınan içsel anahtarlama gecikmesi.
• Devre: sinyal yolları boyunca RC yayılma gecikmesi, daha düşük dirençli iletkenler, düşük-κ dielektrikler ve — en önemlisi — dikey entegrasyon yoluyla tel uzunluğunun azaltılması yoluyla ele alınır.
• Çip: mimari seçimler, boru hattı derinliği, bellek hiyerarşisi ve çip üzeri dokular yoluyla ele alınan hesaplama ve bellek erişim gecikmesi.
• Sistem: ara bağlantı topolojisi, protokol yığını ve doku tasarımı yoluyla ele alınan uçtan uca mesaj ve senkronizasyon süresi.

burada ölçeklendirme faktörü α evrensel değil, uygulamaya özgüdür. Bugüne kadarki üretim deneyimi, güç kısıtlı mobil cihazlar için yılda ≈ 1,3×, güvenlik kritik otonom sistemler için yılda ≈ 1,5× ve verimin doğrudan ekonomik değere dönüştüğü AI iş yükleri için yılda 10×'e kadar α olduğunu göstermektedir.

τ'yu mevcut olanların yeniden etiketlenmesi değil de yararlı bir birincil ölçüt yapan şey, tüm yığın boyunca aynı ölçüt olmasıdır. Frekans, gecikme, bant genişliği ve verim, kendi katmanlarında τ tarafından yönetilir. Bir süreç teknoloğu, bir devre tasarımcısı ve bir sistem mimarı, aynı miktarı aynı birimlerde tartışabilir. τ, uçtan uca yığın birlikte optimizasyonunu sağlayan dildir — ve zamanlamanın bir artık olarak ortaya çıktığı, her katmanda bağımsız optimizasyon dönemi sona ermiştir.

1. LogicFolding: Bir Mobil SoC Kanıt Noktası

τ ölçeklendirmesinin ilk üretim ölçeği testi mobil alanda gerçekleştirildi. Bir akıllı telefon SoC'si, tek bir çipin tüm sistemi oluşturduğu alışılmadık bir durumdur. Çok soketli paralellik mevcut değildir; hiçbir bin düğümlü doku yavaş bir bağlantıyı maskeleyemez. Kullanıcıya sunulan tüm performans, elde taşınabilir form faktörü kısıtlamalarının belirlediği termal sınırlara karşı, birkaç watt'lık bir güç bütçesi altında, tek bir kalıptan kaynaklanır.

2020'den sonra, en uçtaki düğümlere erişim kısıtlandığında, işlemsel soru şu oldu: düğüm sabitken, tek bir kalıpta nesilden nesile iyileştirmeler nasıl sağlanmaya devam edilebilir?

Ortaya çıkan cevap LogicFolding olarak adlandırılıyor.

Tanım. LogicFolding, zaman ölçeklendirme ilkesini takip ederek performansı, gücü ve alanı ortaklaşa optimize etmek için dijital, analog ve bellek devrelerini dikey olarak istiflenmiş aktif katmanlar arasında bölen bir tasarım metodolojisidir.

Dijital devreler, kayıtlar arasındaki Boolean ağı olan kombinasyonel mantık ve durumu tutan flip-floplar olan sıralı mantık olarak ikiye ayrılır. Bir dijital sistemin performans tavanı, bitişik flip-flop aşamaları arasındaki kritik yol gecikmesi tarafından belirlenir; bu da sırasıyla o yol boyunca ara bağlantı RC'si ve kapı sayısı tarafından domine edilir. Geleneksel optimizasyon, kapıları bir düzleme yerleştirir ve kabloları yukarıdaki bir metal yığınından geçirir; tel ne kadar uzunsa, parazitik RC o kadar büyük ve kritik yol o kadar yavaş olur.

LogicFolding, düzlemsel varsayımı terk eder. Kritik yol kapıları, ultra ince hatveli hibrit bağlama yoluyla bağlanan iki (ve nihayetinde daha fazla) dikey olarak istiflenmiş aktif katmana dağıtılır. Devre tasarımcısının bakış açısından, iki katman, hücrelerin gofret sınırı boyunca sanki ek bir metal katmanıymış gibi dağıtıldığı, tek bir sürekli doku gibi davranır. Sinyal kabloları önemli ölçüde kısalır, parazitik RC keskin bir şekilde azalır, saat sapması sıkılaşır ve çip aynı cihaz düğümünde daha yüksek bir saat frekansında çalışır.

LogicFolding'in bu kazanımları sağlamasına yardımcı olmak için, hibrit bağlama hatvesi ile üst metal hatvesi arasındaki dişli oranının nispeten düşük tutulması avantajlıdır — pratikte kabaca 3'ün altında, daha düşük oranlar genellikle daha iyidir. Günümüzün üst metal hatvesi yaklaşık 720 nm civarındayken, bu, 2 μm'nin altında bir hibrit bağlama hatvesine — ve ideal olarak, bağlama arayüzündeki kuş kafesi yönlendirme yükünün etkin bir şekilde ortadan kalktığı yaklaşık 1'lik bir dişli oranına — dönüşür. Bu hatveye, gerekli bindirme doğruluğu (<0,5 μm), TSV ölçeklendirmesi (CD ve KOZ alt-1,5 μm, hatve alt-6 μm) ve verim (~%100 akıllı yedeklilik ile) ile birlikte ulaşmak, tedarikçi ve iş ortağı ekosistemi genelinde çok yıllı bir süreç geliştirme çabası gerektirdi.

• SoC performans çekirdeği güç verimliliği %41 arttı ve maksimum saat frekansı neredeyse %13 yükseldi.
• Hem üst hem de alt katmanlar boyunca oluşturulan yüksek hızlı bir küresel Çip Üzeri Ağ veri yolu, iyileştirilmiş güç dağıtım kararlılığı ile veri yolu ayak izini %55 azalttı.
• Silikon sonrası bir saat sapması ayarlama şeması, bağımsız olarak %5'in üzerinde SoC performansına katkıda bulundu.
• SRAM'de — erişim hızı, bit başına enerji ve alanın bit hattı ve kelime hattı uzunluğuna güçlü bir şekilde bağlı olduğu — LogicFolding kritik yolları kısalttı, bit başına enerjiyi azalttı ve çalışma frekansını %40'ın üzerinde artırdı.
• Temsili bir işlem çekirdeğinde, çift katmanlı katlama mimarisi saat tampon sayısını %50'den fazla, saat sapmasını %25 ve tel uzunluğunu yaklaşık %30 azalttı.

Bu kazanımlar, yeni bir litografi adımıyla değil, mantığın mekansal dağılımının üç boyutta topolojik bir yeniden düzenlenmesiyle elde edilen sabit bir cihaz düğümünde elde edildi.

Kirin 2026'da gönderilen LogicFolding uygulaması bilinçli olarak muhafazakardır. Hibrit bağlama hatvesi 1,5 μm'ye ulaştı; TSV inişi üst metalin yalnızca bir adım altına ilerledi; katlama, tüm tasarım yerine yalnızca kritik yollar boyunca seçici olarak uygulandı. Yine de, CPU performans çekirdeği frekansı bu yıl 3,1 GHz'e geri dönüyor.

Önümüzdeki on yıl içinde LogicFolding'in, yerel kritik yol katlamasından tam ölçekli, çok katmanlı katlamaya — paket başına üç, dört ve daha fazla aktif katman — evrilmesi bekleniyor; bu, daha düşük sıcaklıklı hibrit bağlama (katmanlar arasındaki termal bütçeyi gevşeterek) ve TSV inişinin üst metalden M6'ya inmesiyle mümkün olacak; bu da üst düzey yönlendirme kaynaklarının %30'undan fazlasını serbest bırakıyor. 2026'dan 2035'e kadar transistör yoğunluğunun 400 MTr/mm² ve ötesine yükselmesi öngörülüyor. Aynı zamanda, LogicFolding, Kirin'in CPU çekirdek frekansını önemli ölçüde artırmasını sağlıyor ve 4 GHz ve ötesine giden yolları döşüyor (Tablo 1). Yol haritası uygulanabilir ve maliyet açısından ekonomik olarak yaşayabilir.

Tablo 1. Kirin CPU performans çekirdeğinin çalışma frekansı trendi.

Kenar Çubuğu A — LogicFolding'e Kısa Bir Bakış

• Hibrit bağlama hatvesi: alt-2 μm (Kirin 2026'da 1,5 μm; hedef dişli oranı ≈ 1)
• Bindirme doğruluğu: 0,5 μm'nin altında
• TSV CD/KOZ: alt-1,5 μm; hatve alt-6 μm; başarısızlık oranı <100 ppm; onarım oranı %99,9
• Verim: akıllı yedeklilik ile ~%100
• Transistör yoğunluğu: tek adımda 155 → 238 MTr/mm²
• Güç verimliliği / frekans kazancı (SoC P-çekirdeği): +%41 / +%13
• SRAM çalışma frekansı: +%40+
• Temsili bir çekirdekte saat tampon sayısı / saat sapması / tel uzunluğu: −%50 / −%25 / −%30

1. Pikosaniyelerden Mikrosaniyelere: AI Veri Merkezinde τ Ölçeklendirmesi

Bir miliwatt akıllı telefon rejiminde geliştirilen bir ilkenin, AI eğitimi ve çıkarımının gigawatt rejimine çevrilmesinde hayatta kalıp kalamayacağı doğal bir sorudur. AI iş yükleri, τ spektrumunun zıt ucunu işgal eder: tek bir çip değil, yüzlerce veya binlerce çip tek bir makine gibi davranır ve toplam hesaplama gücü son on yılda yaklaşık altı büyüklük mertebesinde artmıştır.

Cevap olumludur — τ'nun sistem düzeyinde bir hedef olarak ele alınması ve tek bir hızlandırıcı yerine tüm zincir boyunca uygulanması koşuluyla.

AI tarafındaki τ argümanını iki gerçek şekillendirir. Birincisi, AI sistemleri büyümeye devam ediyor — bir çipten düzinelerceye, yüzlerceye ve giderek on binlerceye. İkincisi, modern AI sistemlerinin enerji bütçesi ve malzeme bütçesine veri hakimdir, hesaplama değil. Büyük bir AI kümesindeki enerjinin %80'inden fazlası veri hareketi tarafından tüketilir; sistem maliyetinin %70'inden fazlası veri depolamaya ayrılır. Çıkarım doğrudandır: verinin aktarımda geçirdiği zamanı azaltmak — çipler arasında, raflar arasında ve paket içinde — hesaplamanın hesaplama yaparak geçirdiği zamanı azaltmak kadar en az önemlidir.

τ ölçeklendirmesi, AI ölçeğinde koordineli üç katman aracılığıyla örneklendirilir: bir sistem dokusu (Unified Bus), pakete yakın bir optik motor (Hi-ONE) ve paketin kendisinin topolojik bir yeniden organizasyonu (3D Katlama).

4.1 Unified Bus — τ-Öncelikli Bir Sistem Dokusu

Geleneksel çok düğümlü, çok hızlandırıcılı mimariler, verileri birden çok istiflenmiş protokol üzerinden taşır: ana bilgisayara PCIe, kasa içinde NVLink veya özel dokular, kasalar arasında Ethernet veya InfiniBand ve üstte yazılım yığını uzak bellek erişimi. Her katman bir protokol dönüşümü, ek serileştirme, ek bir DMA tamponu ve bir başka el sıkışma gerektirir. Her dönüşüm gecikme ekler, güvenilirliği azaltır ve ek maliyete yol açar.

Unified Bus (UB), bu yığını, kasa içinde ve kasalar arasında çalışan tek bir protokolle değiştirir — tüm sistem genelinde bellek anlambilimini yerel olarak açığa çıkaran tam bir eşler arası doku. Veri hareketi, yazılım yığını mesaj geçişi yerine donanım tarafından yönetilen tutarlılık ile bellek anlambilim katmanında dönüşümsüz, eşler arası iletime indirgenir.

Ölçülen fayda yaklaşık iki büyüklük mertebesidir: uçtan uca uzak erişim gecikmesi, TCP/IP sınıfı yığınlar için tipik olan onlarca mikrosaniyeden yaklaşık 100 ns'ye düşer — baskın iletişim ekseni boyunca sistem τ'sunda ~500×'lik bir azalma. Raf ölçeğinde bu, sistemi asimptotik olarak tek bir doku tutarlı makineye — dahili olarak Tek-Çip-Olarak-Sistem olarak belirlenmiş — yaklaştırır.

4.2 Hi-ONE — Pakette Optik G/Ç

İletişim gecikmesi azaltıldıktan sonra, bir sonraki darboğaz değişir. Tek bir raftaki çiplerin yoğunluğunu artırmak, güç yoğunluğunu ve güvenilirliği sınırlarının ötesine iter — ve elektriksel SerDes'i sınırlarının ötesine iter. AI çipi başına 400 Gb/s'de bakır kablolama iyi anlaşılmış ve güvenilir durumdadır. Çip başına çoklu Tb/s'de bakır fiziksel olarak pratik olmaz hale gelir: SerDes erişimi daralır, kablolama aşırı hacimli hale gelir, panel kurulumu uygulanamaz hale gelir ve termal ve güç dağıtım marjları tükenir.

Huawei Semiconductor'da geliştirilen yaklaşım, Yüksek Yoğunluklu Optik Ara Bağlantı Düğüm Motoru Hi-ONE'dır — modül başına 8 Tb/s sağlayan, bir AI çipinin UB bant genişliğini tek bir optik bağlantıda eşleştiren, pakete yakın bir optik motordur. Gerekli SerDes erişimini ~100 cm'den ~5 cm'ye düşürür, hacimli kablolamayı ortadan kaldırır ve erişimi bir metrenin altından 100 metreye çıkarır — böylece dağıtılmış, gigawatt ölçeğindeki veri merkezleri için yüksek yoğunluklu ara bağlantıyı fiziksel olarak gerçekleştirilebilir kılar.

Hi-ONE'ın altında yatan tasarım felsefesi, kendisi de bir τ-ölçeklendirme argümanıdır. Yüksek sinyal aslına uygunluk için ağır bir DSP yerine Hi-ONE, doğrusal bir yaklaşım benimser — analog eşitleme destekli bir sürücü ve transempedans yükselteci — ve UB protokolünün kasıtlı olarak gevşetilmiş bir bit hata oranını tolere etmesine izin verir. Protokol katmanı ile fiziksel katman arasındaki bu çapraz katman takası, gücü, maliyeti ve entegrasyon karmaşıklığını azaltır ve τ-öncelikli bir metodolojinin ödüllendirdiği çapraz katman takasını özetler.

4.3 N²-ve-N İkilemi ve 3D Katlamanın Neden Kaçınılmaz Olduğu

AI hızlandırıcılarının 2,5D fan-out'ta durmayacak olmasının en derin nedeni geometriktir ve 2030 sonrası yol haritasını belirlediği için açıkça belirtilmelidir.

Geleneksel bir 2,5D AI çipinde, mantık kalıbı paketin merkezini işgal eder, HBM yığınları ve SerDes kenarlarını sıralar ve voltaj regülatörleri paketi çevreler. Her bellek sinyali, her ara bağlantı sinyali ve her amper besleme akımı, içindeki hesaplama kaynaklarına ulaşmak için kalıbın kenarından geçmelidir. Kalıbın kenar uzunluğu N ise, o zaman:

• hesaplama kapasitesi N² (alan) ile ölçeklenir,
• ancak bellek bant genişliği, ara bağlantı ve güç dağıtımı — bunların tümü kenar boyunca 2,5D fan-out tarafından taşınır — yalnızca N (çevre) ile ölçeklenir.

Bu ikinci dereceden ve doğrusal eğriler arasındaki genişleyen farklılık, fan-out ikilemini oluşturur ve altta yatan mantık düğümü ne kadar agresif olursa olsun 2,5D ölçeklendirmenin durmasını açıklar. Hiçbir transistör düzeyindeki iyileştirme topolojik bir açığı kapatmaz.

3D Katlama, kenara bağlı kaynakları yüzeylere taşıyarak bu ikilemi çözer. Güç dağıtımı (arka yüz gücü ve entegre voltaj regülatörleri aracılığıyla), yüksek hızlı bellek (hibrit bağlama yoluyla mantığa) ve optik G/Ç (pakete yakın Hi-ONE aracılığıyla) çevreden dikey yüzeye göç eder — ve bir yüzeye yerleştirildiklerinde, hesaplamanın ikinci dereceden hızına uyarak N² olarak ölçeklenirler. Paket artık bir çevre bandı bellek ve SerDes ile çevrili bir mantık kalıbı değildir; bellek, doku, güç ve mantığın birlikte ölçeklendiği dikey olarak entegre bir yığın haline gelir.

Yol haritası bu evrimi açık bir zaman çizelgesine yerleştirir. Yaklaşık 2030'a kadar, AI hızlandırıcıları (Ascend SuperPoD serisi — 2025'te Ascend 910C, 2026'da Ascend 950 ve ardından 990), olgun tekniklerin bir kombinasyonuna güvenir: chiplets, 2,5D fan-out ve mikro-bump ve standart hatveli hibrit bağlama yoluyla 3D istifleme. 2030 civarında, Ascend 990, AI hızlandırıcı sınıfına LogicFolding'i tanıtacak ve bu noktadan itibaren 3D Katlama, 2035'e kadar α'nın ana taşıyıcısı haline gelecektir. Bu yol boyunca, donanım entegrasyonunun 2035'e kadar 100×'den fazla artması, τ azalmasının cihaz düzeyinde yoğunlaşmak yerine yığının her katmanına dağıtılması öngörülmektedir.

Kenar Çubuğu B — AI Sistem Ölçeğinde τ

• UB uzak erişim gecikmesi: ~10 μsn → ~100 ns (≈ 500× τ azalması)
• HiONE modül başına bant genişliği: 8 Tb/s (çip başına UB bant genişliğiyle eşleşir)
• HiONE SerDes erişimi: ~100 cm → ~5 cm; panelden panele erişim: <1 m → 100 m
• Fan-out ikilemi: hesaplama ∝ N², çevreye bağlı BW/G/Ç/güç ∝ N
• 3D Katlama: BW'yi, optik G/Ç'yi ve güç dağıtımını kenarlardan yüzeylere taşıyarak N² eşitliğini yeniden sağlar
• 2026 → 2035 öngörülen donanım entegrasyonu büyümesi: >100×

1. Mantık ve Bellek: Ayrıştırmadan Yeniden Birleşmeye

τ ölçeklendirmesinin bir çıkarımı ayrı bir tartışmayı hak ediyor, çünkü sonuçları endüstriyel olduğu kadar tekniktir.

8086 döneminde endüstri, standartlaştırılmış bellek veri yolları aracılığıyla işlemcileri ve belleği kasıtlı olarak ayırdı. Bu ayrıştırma, iki endüstrinin bağımsız olarak ölçeklenmesine izin verdi: işlemci performansı Moore eğrisi boyunca hızla ilerlerken, bellek satıcıları onun yanında geniş, ayrı bir pazar geliştirdi.

AI dönemi bu ayrıştırmayı tersine çeviriyor. Hesaplama yoğunluğunun sürekli genişlemesi, bellek bant genişliğini, gecikmesini, gücünü ve paketlemeyi sınırlarına zorluyor. HBM, hibrit bağlama ve 3D istiflenmiş SRAM, tek bir temel gerçeğin belirtileridir: modern AI iş yükleri için veri hareketi, hesaplamanın kendisi kadar kritiktir ve mantık ve bellek bir kez daha sıkı fiziksel entegrasyona itilmektedir. Birleştikçe, tedarik zincirindeki etki dengesi bellek ve paketleme satıcılarına doğru kayıyor.

Teknolojik yön net, ancak ekonomik çözüm henüz kesinleşmedi. AI donanım çağında kalıcı başarı, mantığı ve belleği teknolojik olarak birleştirebilen ve her iki endüstrinin de bu birleşmenin faydalarını uzun vadede paylaşmasına olanak tanıyan bir ekonomik ortaklık kurabilenlere gelecektir. Bu yalnızca bir araştırma sorunu değildir; endüstrinin önümüzdeki on yıl içinde ele alması gereken yapısal bir sorundur. τ ölçeklendirmesi, her ayrıştırmanın çapraz katman maliyetini görünür kılarak sorunun ertelenememesini sağlar.

1. Açık Zorluklar

τ ölçeklendirmesini tamamlanmış bir sistem olarak sunmak yanıltıcı olur. Birkaç önemli sorun açık kalmaya devam ediyor ve burada hem devam eden çalışmaları vurgulamak hem de işbirliğine davet etmek için belirtilmiştir.

Araç zincirleri ve metodolojiler. Günümüzün EDA'sı, alan, zamanlama ve gücün üç ayrı eksen boyunca optimize edildiği ve sistem τ'sunun bir artık olarak ortaya çıktığı bir dönem için geliştirilmiştir. Tam ölçekli LogicFolding, araç zincirinin birden çok istiflenmiş kalıbı tek bir sürekli tasarım varlığı olarak ele almasını gerektirir — mantığı blok ayrıntı düzeyi yerine hücre ayrıntı düzeyinde bölmek, birleşik bir maliyet fonksiyonu altında tüm hacme yerleştirmek ve dikey ara bağlantı parazitiklerinin, KOZ hariç tutmalarının ve gofretler arası süreç varyasyonunun geleneksel 2D eğitimli araçların yeterince ele almadığı şekillerde etkileşime girdiği kalıplar arası yollarda zamanlama kapatması gerçekleştirmek. Yararlı sonuçlar üreten ön dahili araçlar geliştirilmiştir ve metodoloji ayrıntıları önümüzdeki aylarda yayınlanacaktır. τ-yerel bir araç zinciri — açık, çok fizikli ve 3D-yerel — önümüzdeki on yıl için en önemli etkinleştirme yatırımıdır.

Gofretler arası süreç varyasyonu. LogicFolding, potansiyel olarak farklı partilerden — ve bazı durumlarda farklı düğümlerden — gelen gofretleri birleştirir. Vth, sürücü akımı ve ara bağlantı RC'sindeki gofretler arası varyasyon, gofret içi varyasyondan maddi olarak daha büyüktür ve en ağır şekilde saat dağıtımı ve tutma süresi marjlarına düşer. Akıllı yedeklilik, uyarlanabilir kompanzasyon ve τ-bilinçli kapatma akışları, yanıtın gerekli bileşenleridir.

Dikey ara bağlantı yükü. Her hibrit bağ ve her TSV, sonlu bir direnç ve kapasitans cezasına yol açar ve TSV KOZ, standart hücrelerin yerini alır. Bu nedenle LogicFolding, basit eşitsizlik yoluyla katman katman gerekçelendirilmelidir:

Bu eşik, mobil kritik yollar ve bellek için aşılmıştır; eşik, iş yüküne özeldir ve bağlantı aralığı (bonding pitch) küçüldükçe sınır da değişecektir.

Enerji. τ bir zaman yasasıdır, joule yasası değildir. Bir süper düğümün 10 kat daha hızlı çalışması ancak 10 kat daha fazla güç tüketmesi hiçbir ölçekleme ilkesini ihlal etmez, yine de şebeke kapasitesini aşar. Bu nedenle τ ölçeklemesi bir enerji yoldaşı gerektirir: yığın yükünü ortadan kaldıran bellek-semantik yapılar, bit başına picojul miktarını katbekat azaltan yakın/ortak paketlenmiş optikler, arka yüz güç dağıtımı, bellek içi/belleğe yakın hesaplama ve τ marjını güçle takas etme disiplinli uygulaması (veri merkezi ölçeğinde DVFS - akıllı telefon pil ömrünü mümkün kılan aynı mekanizma). Önemlisi, τ marjının kendisi bu yönde tahsis edildiğinde enerji marjı sağlar.

Kıyaslamalar (Benchmarklar). Sektörün mevcut performans kıyaslamaları - Linpack, MLPerf, SPEC - her iş yükü için tek bir skaler değerin yeterli olduğu bir dönem için tasarlanmıştı. τ ölçeklemesi yapan bir sektör, τ profili kıyaslamaları gerektirir - bir sistemin her katmanındaki baskın τ'yi ve o katmanda kalan marjı ortaya çıkaran vektörler. Baskın τ katmanı, tanımı gereği, bir sonraki yatırımdır.

7. Altı Yıl İçeride, On Yıl Dışarıda

Mayıs 2020 ile Mayıs 2026 arasında Huawei Semiconductor, mobil, yapay zeka, otomotiv, endüstriyel ve altyapı pazarlarına hizmet veren 381 çip tasarladı ve seri üretime geçirdi. Bu portföy genelinde τ ölçekleme tezi geçerliliğini korudu:

• Aygıt ve devre katmanlarında, transistör yoğunluğu 2031'e kadar 155'ten 400+ MTr/mm²'ye yükseldi.
• Çip katmanında, LogicFolding, lider bir mobil yonga setinde (SoC), kritik yol frekansı, güç verimliliği ve yoğunluğun sabit bir aygıt düğümünde ilerlemeye devam edebileceğini gösterdi.
• Sistem katmanında, Unified Bus ve Hi-ONE, yüzlerce mikrosaniyelik iletişim τ'sunun yüzlerce nanosaniyeye sıkıştırılabileceğini ve çok raflı bir yapay zeka kümesinin tek bir tutarlı makine gibi davranabileceğini gösterdi.
• İleriye bakıldığında, CPU performans çekirdek frekansının 2029'a kadar 4 GHz ve ötesine ulaşması, Kirin yonga seti verimliliğinin tipik kullanımda üç ila beş yıl içinde iki kattan fazla artması ve yapay zeka donanım entegrasyonunun 2035'e kadar 100 kattan fazla büyümesi bekleniyor.

Herhangi bir ürünün ötesindeki daha derin iddia yöntemseldir. τ ölçeklemesi, Dennard'dan bu yana tüm yığına ortak bir optimizasyon hedefi veren ilk ölçekleme ilkesidir. Süreç teknoloji uzmanlarına, devre tasarımcılarına, mimarlara, sistem mühendislerine ve yazılım ekiplerine, bu toplulukların artık aynı büyüklüğü aynı birimlerle optimize ettiğini ve herhangi bir tek katmandaki iyileştirmelerin sayılması için sistem τ'suna yayılması gerektiğini işaret eder. Ayrıca sektör stratejistlerine ve sermaye tahsis edenlere, bir sonraki doların düğümleri değil τ'yu takip etmesi gerektiğini - rekabetçi performansın artık lider litografi kenarında sürekli ikamet gerektirmediğini ve paketleme, bellek bant genişliği ve doku tasarımının artık lider mantık düğümünün tek başına sahip olduğu stratejik ağırlığı üstlendiğini belirtir.

"Moore Yasası"nı "ilerleme" ile eşanlamlı görmek üzere eğitilmiş bir nesil mühendis için bu zor bir geçiştir. Geometrik dönem aslında sona ermiştir; bu gerçeği inkar etmek uygulanabilir bir strateji değildir. Minyatürleştirme yoluyla hızlanma dönemi, yerini çok katmanlı elektronik sistem genelinde τ optimizasyonu yoluyla hızlanma dönemine bırakıyor - ve önümüzdeki altı ila on yıl içinde τ'yu birincil hedef olarak benimseyen şirketler, araştırma grupları ve ekosistemler, sonraki on yılda bilgi işlemin şeklini belirleyecek.

Önümüzdeki on yıllık çalışmanın kapsamı belirlenmiştir. Açıkta kalan birçok soru var ve hiçbir kurum bunları tek başına ele alamaz - araç zinciri, standartlar, kıyaslamalar, aygıt fiziği ve ekonomik modellerin tümü tek bir şirketin ötesinden katkılar gerektirir. Bu bakış açısı bu nedenle hem bir saha raporu hem de bir davet olarak tasarlanmıştır.

Önümüzdeki yol haritası zorludur, ancak yön tartışmasızdır.

Yazar

Tingbo He, Huawei'nin yarı iletken işini yönetmektedir. Yönettiği ekip, 2020 ile 2026 yılları arasında mobil, yapay zeka, otomotiv ve altyapı pazarları için 381 çip tasarlayıp seri üretime geçirmiş ve bu makalede açıklanan τ ölçekleme metodolojisi ile LogicFolding, UnifiedBus ve Hi-ONE teknolojilerinin kaynağıdır.

Teşekkür

Bu bakış açısı, Huawei Semiconductor ve onun dökümhane, ekipman, EDA ve sistem ortaklarından oluşan ekosistemi genelinde binlerce mühendisin altı yıllık çalışmasına dayanmaktadır. Yazar, sabırlarıyla bu çalışmayı mümkün kılan müşterilere teşekkür eder.

Daha Fazla Okuma

1. G. E. Moore, "Cramming more components onto integrated circuits," Electronics, cilt 38, no. 8, ss. 114–117, Nis. 1965 (Proc. IEEE, cilt 86, no. 1, Oca. 1998'de yeniden basıldı).
2. R. H. Dennard ve diğerleri, "Design of ion-implanted MOSFETs with very small physical dimensions," IEEE J. Solid-State Circuits, cilt 9, no. 5, ss. 256–268, 1974.
3. J. L. Hennessy ve D. A. Patterson, "A new golden age for computer architecture," Commun. ACM, cilt 62, no. 2, ss. 48–60, Şub. 2019.
4. M. Horowitz, "Computing's energy problem (and what we can do about it)," ISSCC Dig. Tech. Papers, ss. 10–14, Şub. 2014.
5. International Roadmap for Devices and Systems (IRDS) — Interconnect and More-than-Moore chapters, 2023/2024 güncellemesi.
6. P. Batude ve diğerleri, "3D sequential integration: a key enabling technology for heterogeneous co-integration of new functions with CMOS," IEEE J. Electron Devices Soc., cilt 3, no. 3, ss. 205–216, 2015.