Une théorie de mise à l'échelle temporelle pour les systèmes électroniques multicouches

Tingbo He

Huawei

Résumé

Pendant six décennies, la réduction d'échelle géométrique de Moore a guidé le progrès dans les semi-conducteurs. Ce pacte industriel n'est plus valable : les gains issus de la simple miniaturisation dimensionnelle se sont aplanis, les budgets de conception de pointe dépassent le milliard de dollars par puce, et le coût par transistor aux nœuds les plus avancés ne diminue plus. Cette perspective plaide pour un nouveau principe d'échelle — l'échelle τ — qui adopte le temps lui-même, plutôt que la surface du transistor, comme métrique principale du progrès, en appliquant une constante de temps caractéristique τ comme objectif d'optimisation unificateur sur douze ordres de grandeur, du transistor à la charge de travail d'un centre de données. Deux démonstrations à l'échelle de production sont présentées. Sur un SoC mobile, LogicFolding — une méthodologie qui partitionne les circuits numériques, analogiques et mémoire sur des étages actifs empilés verticalement — offre une augmentation de 55 % de la densité de transistors et un gain d'efficacité énergétique de 41 % à un nœud de dispositif fixe. Sur les systèmes d'IA, une pile co-conçue comprenant le bus unifié à sémantique mémoire, l'E/S optique Hi-ONE proche du boîtier et le pliage 3D de bord à surface projette une croissance de plus de 100× de l'intégration matérielle d'ici 2035. L'affirmation plus profonde est méthodologique : l'échelle τ est le premier principe d'échelle depuis Dennard à établir un objectif d'optimisation partagé sur l'ensemble de la pile informatique.

Introduction

Depuis le milieu des années 1960, l'industrie des semi-conducteurs mesure le progrès en nanomètres. Tous les dix-huit mois, les transistors rétrécissaient, les fréquences augmentaient et le coût par porte logique baissait. La loi de Moore a fonctionné à la fois comme une observation empirique et a contribué à établir un pacte industriel sur lequel toute la pile informatique a été construite. Ce pacte industriel n'est plus valable. Au-delà du nœud 7 nm, la réduction d'échelle géométrique n'apporte plus les dividendes historiques. Les outils de lithographie approchent des limites physiques du motif, la dépréciation de l'EUV domine le coût des tranches, et la courbe du prix par transistor s'est aplanie — et dans certains cas inversée. Pour les organisations dont l'accès aux outils de lithographie les plus avancés est limité, cette contrainte s'est imposée plus tôt et frappe plus durement.

La question centrale pour l'industrie a donc changé. Il ne s'agit plus de « jusqu'où le transistor peut-il rétrécir ? » mais de « qu'est-ce qui doit être réduit, et par rapport à quel objectif ? »

Au cours des six dernières années, l'équipe de l'auteur chez Huawei Semiconductor a étudié cette question en silicium à travers des SoC mobiles, des accélérateurs IA, des fabrics système et du packaging. La conclusion est que la réponse ne réside ni dans un autre nœud, ni dans une autre architecture de transistor, mais dans un changement de l'objectif d'optimisation lui-même. Cette perspective soutient que la prochaine décennie d'évolution des systèmes électroniques devrait être guidée non pas par la réduction d'échelle géométrique, mais par la réduction d'échelle temporelle — la réduction systématique d'une constante de temps caractéristique τ à chaque couche de la pile, depuis la commutation d'un transistor en picosecondes jusqu'à la réponse d'une charge de travail de centre de données en secondes.

L'argument en faveur de l'échelle τ est développé ci-dessous à la fois comme méthodologie scientifique et comme feuille de route industrielle, en s'appuyant sur les leçons de 381 puces mises en production de masse entre mai 2020 et mai 2026.

1. La fin de l'ère géométrique

Pendant la majeure partie de son histoire, l'industrie des semi-conducteurs a eu un seul travail : rendre le transistor plus petit. L'observation de Gordon Moore en 1965 — selon laquelle la densité de transistors double environ tous les deux ans — a été complétée une décennie plus tard par la théorie de réduction d'échelle de Robert Dennard, qui établissait qu'une réduction proportionnelle de la tension et des dimensions pouvait maintenir un champ électrique constant. Ensemble, la réduction d'échelle géométrique et celle de Dennard ont apporté des améliorations exponentielles de la performance par watt et de la performance par dollar pendant près de cinq décennies.

Cet arrangement s'est défait en deux étapes. Vers 2005, la réduction d'échelle de Dennard a cédé la première : la tension a cessé de diminuer proportionnellement à la taille des caractéristiques, et l'ère du silicium sombre a commencé. La réduction géométrique a persisté plus longtemps, soutenue par les architectures FinFET puis GAA (gate-all-around). Au-delà de 7 nm, cependant, les gains de la simple réduction dimensionnelle se sont aplanis. Les raisons sont désormais bien documentées : la saturation de vitesse réduit la dépendance du délai intrinsèque à la longueur de canal, passant de quadratique à linéaire ; la résistance et la capacité parasites des interconnexions locales dominent de plus en plus le budget de délai des cellules standard ; les coûts des masques, la dépréciation de l'EUV et la complexité des règles de conception ont porté les budgets de conception des puces de pointe au-delà du milliard de dollars par puce au nœud 2 nm.

Les conséquences économiques sont tout aussi inéluctables. Le coût par transistor s'est aplani aux nœuds avancés et, à la pointe, il augmente désormais. Le pacte industriel qui a soutenu les cinquante dernières années — plus de transistors à moindre coût à chaque génération — n'est plus valable.

Pour Huawei Semiconductor, cette transition est arrivée avec une contrainte supplémentaire : un accès restreint aux outils de lithographie les plus avancés. Supposer qu'un autre nœud résoudrait le problème n'était plus tenable. Il y a six ans, la feuille de route géométrique a atteint un plateau, forçant une question plus fondamentale — une question que, rétrospectivement, l'industrie entière devra finalement affronter.

1. Le temps, pas l'espace : la véritable monnaie de l'ère de Moore

Réduit à son effet essentiel sur l'utilisateur final, la loi de Moore n'a jamais vraiment porté sur la géométrie. Les transistors plus petits amélioraient les performances du système parce qu'ils commutaient plus rapidement. Les interconnexions plus denses amélioraient les performances parce que les signaux parcouraient des distances plus courtes. Une intégration plus élevée améliorait les performances parce que les données franchissaient moins de frontières. Ce que chaque génération apportait, en substance, c'était une réduction du temps — de la picoseconde à la nanoseconde au niveau du dispositif, de la nanoseconde à la microseconde au niveau de la puce, de la microseconde à la seconde au niveau du système. La réduction d'échelle spatiale n'était que l'instrument de compression du temps.

Une fois cela reconnu, un recadrage évident s'impose. Le temps lui-même devrait être adopté comme métrique principale. Une constante de temps caractéristique τ peut être définie à chaque couche de la pile — transistor, circuit, puce et système — et sa réduction traitée comme l'objectif d'optimisation unificateur. La réduction d'échelle géométrique devient alors une technique parmi d'autres pour réduire τ, plutôt que la seule.

Ce principe est appelé échelle τ, et est proposé ici comme successeur à la réduction d'échelle géométrique de Moore en tant que principe directeur de l'évolution des semi-conducteurs. Formellement, τ est traité comme une construction en couches qui se décompose comme suit

• Transistor : délai de commutation intrinsèque, traité par l'amélioration de la mobilité, l'ingénierie des contraintes, la grille métal haute-κ et les architectures GAA, et de plus en plus par la réduction des R et C parasites des interconnexions locales, qui dépassent désormais le temps de transit intrinsèque de plusieurs facteurs.
• Circuit : délai de propagation RC le long des chemins de signaux, traité par des conducteurs à plus faible résistivité, des diélectriques à faible κ, et — le plus important — par la réduction de la longueur des fils via l'intégration verticale.
• Puce : latence de calcul et d'accès mémoire, traitée par des choix architecturaux, la profondeur de pipeline, la hiérarchie mémoire et les fabrics sur puce.
• Système : temps de message et de synchronisation de bout en bout, traité par la topologie d'interconnexion, la pile de protocoles et la conception de la fabric.

où le facteur d'échelle α est spécifique à l'application plutôt qu'universel. L'expérience de production à ce jour indique α ≈ 1,3× par an pour les appareils mobiles à puissance contrainte, ≈ 1,5× par an pour les systèmes autonomes critiques pour la sécurité, et jusqu'à 10× par an pour les charges de travail d'IA, où le débit se traduit directement en valeur économique.

Ce qui fait de τ une métrique principale utile, plutôt qu'un simple renommage des métriques existantes, c'est qu'il s'agit de la même métrique sur toute la pile. La fréquence, la latence, la bande passante et le débit sont tous régis par τ à leurs couches respectives. Un technologue des procédés, un concepteur de circuits et un architecte système peuvent débattre de la même quantité dans des unités identiques. τ est le langage qui permet la co-optimisation de bout en bout de la pile — et l'ère de l'optimisation indépendante à chaque couche, avec le timing émergeant comme un résidu, est terminée.

1. LogicFolding : Une preuve sur SoC mobile

Le premier test à l'échelle de production de l'échelle τ a été mené dans le domaine mobile. Un SoC de smartphone est le cas particulier où une seule puce constitue l'ensemble du système. Le parallélisme multi-sockets n'est pas disponible ; aucun fabric de milliers de nœuds ne peut masquer un lien lent. Toute performance délivrée à l'utilisateur provient d'une seule puce, sous une enveloppe de puissance de quelques watts, face à des limites thermiques imposées par le facteur de forme d'un appareil tenu en main.

Après 2020, lorsque l'accès aux nœuds de pointe a été restreint, la question opérationnelle est devenue : avec un nœud fixe, comment continuer à offrir des améliorations génération après génération sur une seule puce ?

La réponse qui a émergé s'appelle LogicFolding.

Définition. LogicFolding est une méthodologie de conception qui partitionne les circuits numériques, analogiques et mémoire sur des étages actifs empilés verticalement pour optimiser conjointement les performances, la puissance et la surface selon le principe de réduction d'échelle temporelle.

Les circuits numériques se divisent en logique combinatoire — le réseau booléen entre les registres — et logique séquentielle — les bascules qui conservent l'état. Le plafond de performance d'un système numérique est fixé par le délai du chemin critique entre des étages de bascules adjacents, qui à son tour est dominé par le RC des interconnexions et le nombre de portes le long de ce chemin. L'optimisation conventionnelle place les portes dans un plan et route les fils à travers un empilement métallique au-dessus ; plus le fil est long, plus le RC parasite est grand, et plus le chemin critique est lent.

LogicFolding abandonne l'hypothèse planaire. Les portes du chemin critique sont réparties sur deux (et éventuellement plus) étages actifs empilés verticalement, connectés par un collage hybride à pas ultra-fin. Du point de vue du concepteur de circuits, les deux étages se comportent comme un seul fabric continu, avec des cellules réparties à travers la frontière de la tranche comme s'il s'agissait d'une couche métallique supplémentaire. Les fils de signaux deviennent considérablement plus courts, le RC parasite diminue fortement, le skew d'horloge se resserre, et la puce fonctionne à une fréquence d'horloge plus élevée au même nœud de dispositif.

Pour aider LogicFolding à apporter ces gains, il est avantageux de maintenir un rapport de transmission entre le pas du collage hybride et le pas du métal supérieur relativement bas — en pratique en dessous de 3 environ, les rapports plus bas étant généralement meilleurs. Avec le pas du métal supérieur actuel d'environ 720 nm, cela se traduit par un pas de collage hybride inférieur à 2 μm — et idéalement par un rapport de transmission d'environ 1, auquel le surcoût de routage en cage à oiseaux à l'interface de collage disparaît effectivement. Atteindre ce pas, ainsi que la précision d'alignement requise (<0.5 μm), la réduction d'échelle des TSV (CD et KOZ sub-1.5 μm, pas sub-6 μm), et le rendement (~100% avec redondance intelligente), a nécessité un effort de développement de procédé pluriannuel au sein de l'écosystème des fournisseurs et partenaires.

• L'efficacité énergétique du cœur de performance du SoC s'est améliorée de 41 % et la fréquence d'horloge maximale a augmenté de près de 13 %.
• Un chemin de données global haute vitesse du Network-on-Chip, construit à travers les étages supérieur et inférieur, a réduit l'empreinte du chemin de données de 55 %, avec une meilleure stabilité de la distribution de puissance.
• Un schéma d'ajustement du skew d'horloge post-silicium a contribué indépendamment à plus de 5 % de performance du SoC.
• Sur la SRAM — où la vitesse d'accès, l'énergie par bit et la surface dépendent fortement de la longueur des lignes de bit et de mot — LogicFolding a raccourci les chemins critiques, réduit l'énergie par bit et augmenté la fréquence de fonctionnement de plus de 40 %.
• Sur un cœur de traitement représentatif, l'architecture de pliage à deux couches a réduit le nombre de tampons d'horloge de plus de 50 %, le skew d'horloge de 25 %, et la longueur des fils d'environ 30 %.

Ces gains ont été obtenus à un nœud de dispositif fixe, non pas par une nouvelle étape de lithographie mais par une réorganisation topologique de la distribution spatiale de la logique en trois dimensions.

L'implémentation de LogicFolding qui équipe le Kirin 2026 est délibérément conservatrice. Le pas de collage hybride a atteint 1.5 μm ; le palier des TSV n'avance que d'un niveau sous le métal supérieur ; le pliage a été appliqué sélectivement le long de chemins critiques clés plutôt que sur l'ensemble de la conception. Malgré cela, la fréquence du cœur de performance CPU revient à 3.1 GHz cette année.

Au cours de la prochaine décennie, LogicFolding devrait évoluer d'un pliage localisé des chemins critiques vers un pliage complet multi-couches — trois, quatre et plus d'étages actifs par boîtier — rendu possible par un collage hybride à plus basse température (assouplissant le budget thermique entre les étages) et par le déplacement du palier des TSV du métal supérieur vers M6, ce qui libère plus de 30 % des ressources de routage de haut niveau. De 2026 à 2035, la densité de transistors devrait atteindre 400 MTr/mm² et au-delà. Simultanément, LogicFolding permet au Kirin d'augmenter substantiellement la fréquence des cœurs CPU, et ouvre la voie vers 4 GHz et au-delà (Tableau 1). La feuille de route est réalisable et, en termes de coûts, économiquement viable.

Tableau 1. Évolution de la fréquence de fonctionnement du cœur de performance CPU Kirin.

Encadré A — LogicFolding en un coup d'œil

• Pas de collage hybride : sub-2 μm (1.5 μm dans Kirin 2026 ; rapport de transmission cible ≈ 1)
• Précision d'alignement : inférieure à 0.5 μm
• CD/KOZ des TSV : sub-1.5 μm ; pas sub-6 μm ; taux de défaillance <100 ppm ; taux de réparation 99.9 %
• Rendement : ~100 % avec redondance intelligente
• Densité de transistors : 155 → 238 MTr/mm² en une seule étape
• Gain d'efficacité énergétique / fréquence (P-core du SoC) : +41 % / +13 %
• Fréquence de fonctionnement SRAM : +40 %+
• Nombre de tampons d'horloge / skew d'horloge / longueur de fil sur un cœur représentatif : −50 % / −25 % / −30 %

1. De la picoseconde à la microseconde : l'échelle τ dans le centre de données IA

Une question naturelle est de savoir si un principe développé dans le régime milliwatt du smartphone survit à la transition vers le régime gigawatt de l'entraînement et de l'inférence IA. Les charges de travail IA occupent l'extrémité opposée du spectre de τ : non pas une seule puce mais des centaines ou des milliers de puces se comportant comme une seule machine, avec une puissance de calcul agrégée augmentant d'environ six ordres de grandeur au cours de la dernière décennie.

La réponse est affirmative — à condition que τ soit traité comme un objectif au niveau système et appliqué sur toute la chaîne, plutôt qu'à l'intérieur d'un seul accélérateur.

Deux faits façonnent le côté IA de l'argument τ. Premièrement, les systèmes d'IA continuent de croître — d'une puce à des dizaines, puis des centaines, et de plus en plus des dizaines de milliers. Deuxièmement, le budget énergétique et le budget matériel des systèmes d'IA modernes sont dominés par les données, et non par le calcul. Plus de 80 % de l'énergie dans un grand cluster IA est consommée par le mouvement des données ; plus de 70 % du coût du système est alloué au stockage des données. L'implication est directe : réduire le temps que les données passent en transit — entre les puces, entre les baies et à l'intérieur du boîtier — est au moins aussi important que réduire le temps que le calcul passe à calculer.

L'échelle τ est instanciée à l'échelle de l'IA à travers trois couches coordonnées : un fabric système (Unified Bus), un moteur optique proche du boîtier (Hi-ONE), et une réorganisation topologique du boîtier lui-même (3D Folding).

4.1 Unified Bus — Un fabric système prioritaire pour τ

Les architectures multi-nœuds et multi-accélérateurs traditionnelles déplacent les données à travers plusieurs protocoles empilés : PCIe vers l'hôte, NVLink ou fabrics propriétaires dans le châssis, Ethernet ou InfiniBand entre les châssis, et accès mémoire distant par la pile logicielle par-dessus. Chaque couche implique une conversion de protocole, une sérialisation supplémentaire, un tampon DMA supplémentaire et une nouvelle poignée de main. Chaque conversion ajoute de la latence, réduit la fiabilité et entraîne un coût supplémentaire.

Unified Bus (UB) remplace cette pile par un seul protocole qui fonctionne à l'intérieur et à travers le châssis — un fabric entièrement pair-à-pair qui expose nativement la sémantique mémoire sur l'ensemble du système. Le mouvement des données est réduit à une transmission pair-à-pair sans conversion au niveau de la couche à sémantique mémoire, avec une cohérence gérée par le matériel remplaçant le passage de messages par la pile logicielle.

Le bénéfice mesuré est d'environ deux ordres de grandeur : la latence d'accès distant de bout en bout passe de plusieurs dizaines de microsecondes typiques des piles de classe TCP/IP à environ 100 ns — une réduction d'environ 500× du τ système le long de l'axe de communication dominant. À l'échelle de la baie, cela rapproche asymptotiquement le système d'une seule machine cohérente par fabric — désignée en interne comme System-as-One-Chip.

4.2 Hi-ONE — E/S optique au niveau du boîtier

Une fois la latence de communication réduite, le prochain goulot d'étranglement se déplace. Augmenter la densité de puces dans une seule baie pousse la densité de puissance et la fiabilité au-delà de leurs limites — et pousse les SerDes électriques au-delà des leurs. À 400 Gb/s par puce IA, le câblage cuivre reste bien compris et fiable. À plusieurs Tb/s par puce, le cuivre devient physiquement irréalisable : la portée des SerDes se contracte, le câblage devient prohibitif en volume, l'installation en panneaux devient infaisable, et les marges thermiques et de distribution de puissance sont épuisées.

L'approche développée chez Huawei Semiconductor est le High-density Optical-interconnect-Node Engine, Hi-ONE — un moteur optique proche du boîtier qui délivre 8 Tb/s par module, correspondant à la bande passante UB d'une puce IA sur une seule liaison optique. Il réduit la portée SerDes requise d'environ 100 cm à environ 5 cm, élimine le câblage volumineux et étend la portée de moins d'un mètre à 100 mètres — rendant l'interconnexion haute densité pour les centres de données distribués à l'échelle du gigawatt physiquement réalisable.

La philosophie de conception sous-jacente à Hi-ONE est elle-même un argument d'échelle τ. Au lieu d'un DSP lourd pour une grande fidélité du signal, Hi-ONE adopte une approche linéaire — un pilote amélioré par égalisation analogique et un amplificateur trans-impédance — et permet au protocole UB de tolérer un taux d'erreur binaire délibérément relâché. Ce compromis transversal entre la couche protocole et la couche physique réduit la puissance, le coût et la complexité d'intégration, et illustre le type de compromis transversal que récompense une méthodologie prioritaire pour τ.

4.3 Le dilemme N² contre N, et pourquoi le 3D Folding est inévitable

La raison la plus profonde pour laquelle les accélérateurs IA ne s'arrêteront pas au fan-out 2.5D est géométrique, et mérite d'être énoncée explicitement car elle détermine la feuille de route après 2030.

Dans une puce IA 2.5D conventionnelle, la puce logique occupe le centre du boîtier, les piles HBM et les SerDes bordent ses bords, et les régulateurs de tension entourent le boîtier. Chaque signal mémoire, chaque signal d'interconnexion et chaque ampère de courant d'alimentation doit traverser le bord de la puce pour atteindre les ressources de calcul à l'intérieur. Si la puce a une longueur de côté N, alors :

• la capacité de calcul évolue comme N² (surface),
• mais la bande passante mémoire, l'interconnexion et la distribution de puissance — toutes portées par le fan-out 2.5D le long du bord — n'évoluent que comme N (périmètre).

L'écart grandissant entre ces courbes quadratique et linéaire constitue le dilemme du fan-out, et il explique le ralentissement de la réduction d'échelle 2.5D, indépendamment de l'agressivité du nœud logique sous-jacent. Aucune amélioration au niveau du transistor ne peut combler un déficit topologique.

Le 3D Folding résout ce dilemme en déplaçant les ressources liées au bord sur des surfaces. La distribution de puissance (via l'alimentation arrière et les régulateurs de tension intégrés), la mémoire haute vitesse (via le collage hybride à la logique) et l'E/S optique (via Hi-ONE proche du boîtier) migrent toutes du périmètre vers la surface verticale — et, une fois situées sur une surface, elles évoluent comme N², égalant le rythme quadratique du calcul. Le boîtier n'est plus une puce logique entourée d'une ceinture périphérique de mémoire et de SerDes ; il devient un empilement intégré verticalement dans lequel la mémoire, le fabric, l'alimentation et la logique évoluent tous ensemble.

La feuille de route place cette évolution sur un calendrier explicite. Jusqu'à environ 2030, les accélérateurs IA (la gamme Ascend SuperPoD — Ascend 910C en 2025, Ascend 950 en 2026, et le 990 à suivre) reposent sur une combinaison de techniques matures : chiplets, fan-out 2.5D et empilement 3D via micro-bump et collage hybride à pas standard. Vers 2030, l'Ascend 990 introduira LogicFolding dans la classe des accélérateurs IA, et à partir de ce point, le 3D Folding devient le principal vecteur de α jusqu'en 2035. Sur ce chemin, l'intégration matérielle devrait augmenter de plus de 100× d'ici 2035, avec une réduction de τ répartie sur chaque couche de la pile plutôt que concentrée au niveau du dispositif.

Encadré B — τ à l'échelle du système IA

• Latence d'accès distant UB : ~dizaines de μs → ~100 ns (≈ 500× de réduction de τ)
• Bande passante par module HiONE : 8 Tb/s (correspond à la bande passante UB par puce)
• Portée SerDes HiONE : ~100 cm → ~5 cm ; portée panneau à panneau : <1 m → 100 m
• Dilemme du fan-out : calcul ∝ N², BW/E/S/ alimentation liée au périmètre ∝ N
• 3D Folding : déplace la BW, l'E/S optique et la distribution de puissance des bords vers les surfaces, rétablissant la parité N²
• Croissance projetée de l'intégration matérielle 2026 → 2035 : >100×

1. Logique et mémoire : du découplage à la re-fusion

Une implication de l'échelle τ mérite une discussion séparée, car ses conséquences sont à la fois industrielles et techniques.

À l'époque du 8086, l'industrie a délibérément découplé les processeurs et la mémoire via des bus mémoire standardisés. Ce découplage a permis à deux industries d'évoluer indépendamment : les performances des processeurs ont progressé rapidement le long de la courbe de Moore, tandis que les fabricants de mémoire ont développé un vaste marché séparé en parallèle.

L'ère de l'IA est en train d'inverser ce découplage. L'expansion continue de la densité de calcul pousse la bande passante mémoire, la latence, la puissance et le conditionnement à leurs limites. Le HBM, le collage hybride et la SRAM empilée en 3D sont des symptômes d'un seul fait sous-jacent : pour les charges de travail IA modernes, le mouvement des données est aussi critique que le calcul lui-même, et la logique et la mémoire sont à nouveau poussées vers une intégration physique étroite. À mesure qu'elles fusionnent, l'équilibre des influences dans la chaîne d'approvisionnement se déplace vers les fabricants de mémoire et de conditionnement.

La direction technologique est sans équivoque, mais la résolution économique n'est pas encore établie. Le succès durable dans l'ère du matériel IA reviendra à ceux qui sauront fusionner la logique et la mémoire sur le plan technologique et établir un partenariat économique permettant aux deux industries de partager les bénéfices de cette fusion à long terme. Ce n'est pas simplement un problème de recherche ; c'est un problème structurel pour l'industrie à résoudre dans la prochaine décennie. En rendant visible le coût transversal de chaque séparation, l'échelle τ garantit que le problème ne peut pas être repoussé.

1. Défis ouverts

Il serait trompeur de présenter l'échelle τ comme un système achevé. Plusieurs problèmes substantiels restent ouverts, et sont identifiés ici à la fois pour souligner les travaux en cours et pour inviter à la collaboration.

Chaînes d'outils et méthodologies. L'EDA actuelle a été développée pour une époque où la surface, le timing et la puissance étaient optimisés selon trois axes séparés, avec le τ système émergeant comme un résidu. Le LogicFolding à grande échelle nécessite que la chaîne d'outils traite plusieurs puces empilées comme une seule entité de conception continue — partitionnant la logique à la granularité des cellules plutôt qu'à la granularité des blocs, plaçant dans tout le volume sous une fonction de coût unifiée, et effectuant la fermeture temporelle sur les chemins inter-puces où les parasites d'interconnexion verticale, les exclusions KOZ et les variations de procédé inter-tranches interagissent d'une manière que les outils traditionnels formés en 2D ne traitent pas correctement. Des outils internes préliminaires ont été développés qui produisent des résultats utiles, et les détails de la méthodologie seront publiés dans les mois à venir. Une chaîne d'outils native pour τ — ouverte, multi-physique et native 3D — est l'investissement habilitant le plus important pour la prochaine décennie.

Variation de procédé inter-tranches. LogicFolding assemble des tranches provenant potentiellement de lots distincts — et dans certains cas de nœuds distincts. La variation inter-tranches de Vth, de courant de commande et du RC d'interconnexion est matériellement plus grande que la variation intra-tranche, et pèse le plus lourdement sur la distribution d'horloge et les marges de temps de maintien. La redondance intelligente, la compensation adaptative et les flux de sign-off conscients de τ sont des composantes nécessaires de la réponse.

Surcharge des interconnexions verticales. Chaque collage hybride et chaque TSV entraîne une pénalité finie de résistance et de capacité, et le KOZ des TSV déplace les cellules standard. LogicFolding doit donc être justifié couche par couche à travers la simple inégalité

Ce seuil a été franchi pour les chemins critiques mobiles et pour la mémoire ; le seuil est spécifique à la charge de travail, et la limite évoluera à mesure que le pas de liaison se réduit.

Énergie. τ est une loi temporelle, pas une loi énergétique. Un super-nœud fonctionnant 10× plus vite mais avec une consommation d'énergie 10× supérieure ne viole aucun principe de mise à l'échelle, mais dépasse la capacité du réseau. La mise à l'échelle τ nécessite donc un complément énergétique : des tissus à sémantique mémoire qui éliminent les frais généraux de la pile, des optiques proches/co-packagées qui réduisent les picojoules par bit de plusieurs ordres de grandeur, l'alimentation par la face arrière, le calcul dans/à proximité de la mémoire, et la pratique disciplinée d'échanger la marge τ contre de la puissance (DVFS à l'échelle du centre de données — le même mécanisme qui a permis la longévité des batteries des smartphones). Il est important de noter que la marge τ elle-même offre une marge énergétique lorsqu'elle est allouée dans cette direction.

Benchmarks. Les benchmarks de performance actuels de l'industrie — Linpack, MLPerf, SPEC — ont été conçus pour une époque où un scalaire unique par charge de travail suffisait. Une industrie de la mise à l'échelle τ nécessite des benchmarks de profil τ — des vecteurs qui exposent le τ dominant à chaque couche d'un système, ainsi que la marge restante à cette couche. La couche à τ dominant est, par définition, le prochain investissement.

7. Six ans d'expérience, dix ans de perspectives

Entre mai 2020 et mai 2026, Huawei Semiconductor a conçu et mis en production 381 puces destinées aux marchés du mobile, de l'IA, de l'automobile, de l'industrie et des infrastructures. Dans l'ensemble de ce portefeuille, la thèse de la mise à l'échelle τ s'est vérifiée :

• Au niveau des dispositifs et des circuits, la densité des transistors est passée de 155 à plus de 400 MTr/mm² d'ici 2031.
• Au niveau de la puce, LogicFolding a démontré, sur un SoC mobile de pointe, que la fréquence du chemin critique, l'efficacité énergétique et la densité peuvent continuer à progresser sur un nœud de dispositif fixe.
• Au niveau du système, Unified Bus et Hi-ONE ont démontré que des centaines de microsecondes de τ de communication peuvent être compressées à des centaines de nanosecondes, et qu'un cluster IA multi-baies peut se comporter comme une machine cohérente unique.
• Pour l'avenir, la fréquence des cœurs de performance CPU devrait atteindre 4 GHz et au-delà d'ici 2029, l'efficacité du SoC Kirin devrait plus que doubler en trois à cinq ans en utilisation typique, et l'intégration du matériel IA devrait croître de plus de 100× d'ici 2035.

La revendication la plus profonde, au-delà de tout produit individuel, est méthodologique. La mise à l'échelle τ est le premier principe de mise à l'échelle depuis Dennard à donner à l'ensemble de la pile une cible d'optimisation partagée. Il signale aux technologues des procédés, aux concepteurs de circuits, aux architectes, aux ingénieurs système et aux équipes logicielles que ces communautés optimisent désormais la même quantité dans des unités identiques, et que les améliorations à n'importe quelle couche unique doivent se propager au τ du système pour compter. Il indique également aux stratèges de l'industrie et aux allocateurs de capitaux que le prochain dollar doit suivre τ, et non les nœuds — que la performance compétitive n'exige plus une résidence perpétuelle sur le front de la lithographie, et que le packaging, la bande passante mémoire et la conception des tissus de communication ont désormais le poids stratégique que le seul nœud logique de pointe détenait auparavant.

Pour une génération d'ingénieurs formés à considérer la « loi de Moore » comme synonyme de « progrès », cette transition est difficile. L'ère géométrique est en fait terminée ; nier ce fait n'est pas une stratégie viable. L'ère de l'accélération par la miniaturisation cède la place à une ère d'accélération par l'optimisation τ à travers le système électronique multicouche — et les entreprises, les groupes de recherche et les écosystèmes qui adopteront τ comme objectif principal dans les six à dix prochaines années détermineront la forme de l'informatique pour la décennie suivante.

Les dix années de travail à venir sont définies. De nombreuses questions ouvertes subsistent, et aucune organisation ne peut les aborder seule — la chaîne d'outils, les normes, les benchmarks, la physique des dispositifs et les modèles économiques nécessitent tous des contributions venant de plus d'une seule entreprise. Cette perspective est donc conçue à la fois comme un rapport de terrain et une invitation.

La feuille de route à venir est exigeante, mais la direction est sans ambiguïté.

Auteur

Tingbo He dirige l'activité des semi-conducteurs de Huawei. L'équipe qu'elle dirige a conçu et mis en production 381 puces entre 2020 et 2026, sur les marchés du mobile, de l'IA, de l'automobile et des infrastructures, et est à l'origine de la méthodologie de mise à l'échelle τ et des technologies LogicFolding, UnifiedBus et Hi-ONE décrites dans cet article.

Remerciements

Cette perspective s'appuie sur six années de travail de milliers d'ingénieurs à travers Huawei Semiconductor et son écosystème de partenaires de fonderie, d'équipement, d'EDA et de systèmes. L'auteur remercie les clients dont la patience a rendu ce travail possible.

Lectures complémentaires

1. G. E. Moore, "Cramming more components onto integrated circuits," Electronics, vol. 38, no. 8, pp. 114–117, Apr. 1965 (reprinted in Proc. IEEE, vol. 86, no. 1, Jan. 1998).

1. R. H. Dennard et al., "Design of ion-implanted MOSFETs with very small physical dimensions," IEEE J. Solid-State Circuits, vol. 9, no. 5, pp. 256–268, 1974.

1. J. L. Hennessy and D. A. Patterson, "A new golden age for computer architecture," Commun. ACM, vol. 62, no. 2, pp. 48–60, Feb. 2019.

1. M. Horowitz, "Computing's energy problem (and what we can do about it)," ISSCC Dig. Tech. Papers, pp. 10–14, Feb. 2014.

1. International Roadmap for Devices and Systems (IRDS) — Interconnect and More-than-Moore chapters, 2023/2024 update.

1. P. Batude et al., "3D sequential integration: a key enabling technology for heterogeneous co-integration of new functions with CMOS," IEEE J. Electron Devices Soc., vol. 3, no. 3, pp. 205–216, 2015.