Uma Teoria de Escalonamento Temporal para Sistemas Eletrônicos Multicamadas

Tingbo He

Huawei

Resumo

Durante seis décadas, o escalonamento geométrico de Moore impulsionou o progresso nos semicondutores. Esse pacto da indústria já não se sustenta: os retornos da mera redução dimensional se achataram, os orçamentos de design de ponta ultrapassam um bilhão de dólares por chip, e o custo por transistor nos nós mais avançados já não está caindo. Esta perspectiva defende um princípio de escalonamento sucessor — o escalonamento τ — que adota o próprio tempo, em vez da área do transistor, como a métrica primária de progresso, aplicando uma única constante de tempo característica τ como o alvo unificador de otimização em doze ordens de grandeza, desde um transistor chaveando até uma carga de trabalho de data center. Duas demonstrações em escala de produção são apresentadas. Em um SoC móvel, o LogicFolding — uma metodologia que particiona circuitos digitais, analógicos e de memória em camadas ativas empilhadas verticalmente — proporciona um aumento gradual de 55% na densidade de transistores e um ganho de 41% na eficiência energética em um nó de dispositivo fixo. Em sistemas de IA, uma pilha co-projetada compreendendo o barramento Unified Bus com semântica de memória, o I/O óptico Hi-ONE próximo ao encapsulamento e o 3D Folding de borda a superfície projeta mais de 100× de crescimento na integração de hardware até 2035. A alegação mais profunda é metodológica: o escalonamento τ é o primeiro princípio de escalonamento desde Dennard a estabelecer um alvo de otimização compartilhado em toda a pilha de computação.

Introdução

Desde meados da década de 1960, a indústria de semicondutores mede o progresso em nanômetros. A cada dezoito meses, os transistores encolhiam, as frequências aumentavam e o custo por porta lógica caía. A Lei de Moore funcionou tanto como uma observação empírica quanto ajudou a estabelecer um pacto da indústria sobre o qual toda a pilha de computação foi construída. Esse pacto da indústria já não se sustenta. Além do nó de 7 nm, o escalonamento geométrico já não entrega seus dividendos históricos. As ferramentas de litografia estão se aproximando dos limites físicos da padronização, a depreciação do EUV domina o custo das bolachas, e a curva de preço por transistor se achatou — e em alguns casos, inverteu-se. Para organizações cujo acesso à litografia mais avançada é restrito, a restrição tornou-se vinculante mais cedo e pesa mais severamente.

A questão central para a indústria mudou, portanto. Não é mais "até onde o transistor pode encolher?" É "o que deve ser escalado, e contra qual objetivo?"

Nos últimos seis anos, a equipe do autor na Huawei Semiconductor investigou esta questão em silício em SoCs móveis, aceleradores de IA, fabrics de sistema e encapsulamentos. A conclusão é que a resposta não reside em outro nó, nem em outra arquitetura de transistor, mas numa mudança do próprio alvo primário de otimização. Esta perspectiva argumenta que a próxima década de evolução dos sistemas eletrônicos deve ser guiada não pelo escalonamento geométrico, mas pelo escalonamento do tempo — a redução sistemática de uma única constante de tempo característica τ em cada camada da pilha, desde um transistor chaveando em um picossegundo até uma carga de trabalho de data center respondendo em um segundo.

O caso para o escalonamento τ é desenvolvido abaixo tanto como uma metodologia científica quanto como um roteiro industrial, baseando-se em lições de 381 chips levados à produção em volume entre maio de 2020 e maio de 2026.

1. O Fim da Era Geométrica

Durante a maior parte de sua história, a indústria de semicondutores teve uma tarefa: tornar o transistor menor. A observação de Gordon Moore em 1965 — de que a densidade de transistores dobra aproximadamente a cada dois anos — foi complementada uma década depois pela teoria de escalonamento de Robert Dennard, que estabeleceu que a redução proporcional da tensão e das dimensões poderia manter um campo elétrico constante. Juntos, o escalonamento geométrico e o escalonamento de Dennard proporcionaram melhorias exponenciais no desempenho por watt e no desempenho por dólar por quase cinco décadas.

Este arranjo se desfez em duas etapas. Por volta de 2005, o escalonamento de Dennard quebrou primeiro: a tensão deixou de escalar proporcionalmente ao tamanho do recurso, e a era do silício escuro começou. O escalonamento geométrico persistiu por mais tempo, sustentado por FinFET e, subsequentemente, por arquiteturas de dispositivos gate-all-around (GAA). Além de 7 nm, no entanto, os retornos do puro escalonamento dimensional se achataram. As razões são agora bem documentadas: a saturação de velocidade reduz a dependência do atraso intrínseco no comprimento do canal de quadrática para linear; a resistência e capacitância parasitárias das interconexões locais dominam cada vez mais o orçamento de atraso da célula padrão; os custos de máscara, a depreciação do EUV e a complexidade das regras de design impulsionaram os orçamentos de design de chips de ponta para além de um bilhão de dólares por chip no nó de 2 nm.

As consequências econômicas são igualmente inevitáveis. O custo por transistor se estabilizou em nós avançados e, na vanguarda, está agora aumentando. O pacto da indústria que sustentou os últimos cinquenta anos — mais transistores a menor custo a cada geração — já não se sustenta.

Para a Huawei Semiconductor, esta transição chegou com uma restrição adicional: acesso restrito às ferramentas de litografia mais avançadas. Assumir que outro nó resolveria o problema já não era defensável. Há seis anos, o roteiro geométrico atingiu um platô, forçando uma questão mais fundamental — uma que, em retrospectiva, toda a indústria eventualmente terá que enfrentar.

1. Tempo, Não Espaço: A Verdadeira Moeda da Era de Moore

Reduzido ao seu efeito essencial no usuário final, a Lei de Moore nunca foi fundamentalmente sobre geometria. Transistores menores melhoravam o desempenho do sistema porque chaveavam mais rápido. Interconexões mais densas melhoravam o desempenho porque os sinais percorriam distâncias mais curtas. A maior integração melhorava o desempenho porque os dados cruzavam menos fronteiras. O que cada geração entregava, em essência, era uma redução no tempo — picossegundo a nanossegundo no dispositivo, nanossegundo a microssegundo no chip, microssegundo a segundo no sistema. O escalonamento espacial serviu meramente como o instrumento para comprimir o tempo.

Uma vez que isso é reconhecido, um reenquadramento óbvio se apresenta. O próprio tempo deve ser adotado como a métrica primária. Uma constante de tempo característica τ pode ser definida em cada camada da pilha — transistor, circuito, chip e sistema — e sua redução tratada como o alvo unificador de otimização. O escalonamento geométrico torna-se então uma técnica entre muitas para reduzir τ, em vez da única.

Este princípio é chamado de escalonamento τ, e é proposto aqui como o sucessor do escalonamento geométrico de Moore como o princípio guia da evolução dos semicondutores. Formalmente, τ é tratado como um construto em camadas que se decompõe como

• Transistor: atraso de chaveamento intrínseco, abordado através de melhoria da mobilidade, engenharia de deformação, gate de alta permissividade/metal e arquiteturas GAA, e, cada vez mais, através da redução do R e C parasitas das interconexões locais, que agora excedem o tempo de trânsito intrínseco por vários fatores.
• Circuito: atraso de propagação RC ao longo dos caminhos de sinal, abordado através de condutores de menor resistividade, dielétricos de baixa permissividade e — mais importantemente — através da redução do comprimento do fio via integração vertical.
• Chip: latência de computação e acesso à memória, abordada através de escolhas arquiteturais, profundidade de pipeline, hierarquia de memória e fabrics no chip.
• Sistema: tempo de mensagem e sincronização ponta a ponta, abordado através da topologia de interconexão, pilha de protocolo e design do fabric.

onde o fator de escalonamento α é específico da aplicação, em vez de universal. A experiência de produção até o momento indica α ≈ 1,3× ao ano para dispositivos móveis com restrição de energia, ≈ 1,5× ao ano para sistemas autônomos críticos para a segurança, e até 10× ao ano para cargas de trabalho de IA, onde a vazão se traduz diretamente em valor econômico.

O que torna τ uma métrica primária útil, em vez de uma reetiquetagem das existentes, é que é a mesma métrica em toda a pilha. Frequência, latência, largura de banda e vazão são todas governadas por τ em suas respectivas camadas. Um tecnólogo de processo, um projetista de circuitos e um arquiteto de sistemas podem debater a mesma quantidade em unidades idênticas. τ é a linguagem que permite a co-otimização da pilha ponta a ponta — e a era da otimização independente em cada camada, com o tempo emergindo como um residual, terminou.

1. LogicFolding: Um Ponto de Prova em SoC Móvel

O primeiro teste em escala de produção do escalonamento τ foi conduzido em dispositivos móveis. Um SoC de smartphone é o caso incomum em que um chip constitui o sistema inteiro. O paralelismo multi-soquete não está disponível; nenhum fabric de mil nós pode mascarar um link lento. Todo o desempenho entregue ao usuário origina-se de uma única pastilha, sob um envelope de potência de alguns watts, contra limites térmicos definidos pelas restrições do fator forma portátil.

Após 2020, quando o acesso a nós de ponta foi restrito, a questão operacional tornou-se: com o nó fixo, como melhorias geração após geração podem continuar a ser entregues em uma única pastilha?

A resposta que surgiu é chamada de LogicFolding.

Definição. LogicFolding é uma metodologia de design que particiona circuitos digitais, analógicos e de memória em camadas ativas empilhadas verticalmente para otimizar conjuntamente desempenho, potência e área seguindo o princípio do escalonamento do tempo.

Circuitos digitais dividem-se em lógica combinacional — a rede booleana entre registradores — e lógica sequencial — os flip-flops que mantêm o estado. O teto de desempenho de um sistema digital é definido pelo atraso do caminho crítico entre estágios de flip-flop adjacentes, que por sua vez é dominado pelo RC da interconexão e pela contagem de portas ao longo desse caminho. A otimização convencional coloca portas em um plano e roteia fios através de uma pilha de metal acima; quanto mais longo o fio, maior o RC parasitário, e mais lento o caminho crítico.

O LogicFolding abandona a suposição planar. As portas do caminho crítico são distribuídas entre duas (e eventualmente mais) camadas ativas empilhadas verticalmente, conectadas através de hibridização de passo ultrafino. Da perspectiva do projetista de circuitos, as duas camadas comportam-se como um único fabric contínuo, com células distribuídas através do limite da bolacha como se fosse uma camada de metal adicional. Os fios de sinal tornam-se substancialmente mais curtos, o RC parasitário diminui acentuadamente, o skew do clock se aperta, e o chip opera a uma frequência de clock mais alta no mesmo nó de dispositivo.

Para ajudar o LogicFolding a entregar esses ganhos, é vantajoso manter a relação de engrenagem entre o passo da hibridização e o passo do metal superior relativamente baixa — aproximadamente abaixo de 3 na prática, com relações mais baixas geralmente melhores. Com o passo do metal superior atual em torno de 720 nm, isso se traduz num passo de hibridização abaixo de 2 μm — e idealmente numa relação de engrenagem de aproximadamente 1, na qual a sobrecarga de roteamento em gaiola na interface de ligação efetivamente desaparece. Alcançar este passo, juntamente com a precisão de sobreposição necessária (<0,5 μm), o escalonamento de TSV (CD e KOZ sub-1,5 μm, passo sub-6 μm), e o rendimento (~100% com redundância inteligente), exigiu um esforço de desenvolvimento de processo de vários anos em todo o ecossistema de fornecedores e parceiros.

• A eficiência energética do núcleo de desempenho do SoC melhorou em 41% e a frequência máxima de clock aumentou quase 13%.
• Um caminho de dados global de Network-on-Chip de alta velocidade construído através das camadas superior e inferior reduziu a área do caminho de dados em 55%, com estabilidade de entrega de energia melhorada.
• Um esquema de ajuste de skew de clock pós-silício contribuiu com mais de 5% para o desempenho do SoC de forma independente.
• Em SRAM — onde a velocidade de acesso, a energia por bit e a área dependem fortemente do comprimento da linha de bit e da linha de palavra — o LogicFolding encurtou os caminhos críticos, reduziu a energia por bit e aumentou a frequência de operação em mais de 40%.
• Num núcleo de processamento representativo, a arquitetura de dobramento de dupla camada reduziu a contagem de buffers de clock em mais de 50%, o skew do clock em 25% e o comprimento do fio em aproximadamente 30%.

Esses ganhos foram alcançados num nó de dispositivo fixo, obtidos não através de uma nova etapa de litografia, mas através de uma reorganização topológica da distribuição espacial da lógica em três dimensões.

A implementação do LogicFolding que está sendo enviada no Kirin 2026 é deliberadamente conservadora. O passo da hibridização atingiu 1,5 μm; o pouso do TSV avançou apenas um passo abaixo do metal superior; o dobramento foi aplicado seletivamente ao longo de caminhos críticos chave, em vez de em todo o design. Mesmo assim, a frequência do núcleo de desempenho da CPU retorna a 3,1 GHz este ano.

Na próxima década, espera-se que o LogicFolding evolua do dobramento local de caminhos críticos para o dobramento em escala total e multicamada — três, quatro e mais camadas ativas por encapsulamento — possibilitado pela hibridização de temperatura mais baixa (relaxando o orçamento térmico entre as camadas) e pelo pouso do TSV migrando do metal superior para baixo até M6, o que liberta mais de 30% dos recursos de roteamento de alto nível. De 2026 a 2035, projeta-se que a densidade de transistores aumente para 400 MTr/mm² e além. Simultaneamente, o LogicFolding permite que o Kirin aumente substancialmente a frequência do núcleo da CPU e abre caminho para 4 GHz e além (Tabela 1). O roteiro é viável e, em termos de custo, economicamente viável.

Tabela 1. Tendência da frequência de operação do núcleo de desempenho da CPU Kirin.

Barra Lateral A — LogicFolding em Resumo

• Passo de hibridização: sub-2 μm (1,5 μm no Kirin 2026; relação de engrenagem alvo ≈ 1)
• Precisão de sobreposição: abaixo de 0,5 μm
• CD/KOZ do TSV: sub-1,5 μm; passo sub-6 μm; taxa de falha <100 ppm; taxa de reparo 99,9%
• Rendimento: ~100% com redundância inteligente
• Densidade de transistores: 155 → 238 MTr/mm² num único passo
• Ganho de eficiência energética / frequência (P-core do SoC): +41% / +13%
• Frequência de operação da SRAM: +40%+
• Contagem de buffers de clock / skew do clock / comprimento do fio num núcleo representativo: −50% / −25% / −30%

1. De Picossegundos a Microssegundos: Escalonamento τ no Data Center de IA

Uma questão natural é se um princípio desenvolvido no regime de miliwatts do smartphone sobrevive à tradução para o regime de gigawatts do treinamento e inferência de IA. As cargas de trabalho de IA ocupam a extremidade oposta do espectro τ: não um único chip, mas centenas ou milhares de chips comportando-se como uma única máquina, com a computação agregada aumentando em aproximadamente seis ordens de grandeza na última década.

A resposta é afirmativa — desde que τ seja tratado como um objetivo ao nível do sistema e aplicado em toda a cadeia, em vez de dentro de um único acelerador.

Dois fatos moldam o lado da IA do argumento τ. Primeiro, os sistemas de IA continuam a crescer — de um chip, para dúzias, para centenas, e cada vez mais para dezenas de milhares. Segundo, o orçamento de energia e o orçamento de materiais dos sistemas de IA modernos são dominados por dados, não por computação. Mais de 80% da energia num grande cluster de IA é consumida pelo movimento de dados; mais de 70% do custo do sistema é alocado ao armazenamento de dados. A implicação é direta: reduzir o tempo que os dados gastam em trânsito — entre chips, entre racks e dentro do encapsulamento — é pelo menos tão importante quanto reduzir o tempo que a computação gasta computando.

O escalonamento τ é instanciado em escala de IA através de três camadas coordenadas: um fabric de sistema (Unified Bus), um motor óptico próximo ao encapsulamento (Hi-ONE) e uma reorganização topológica do próprio encapsulamento (3D Folding).

4.1 Unified Bus — Um Fabric de Sistema Priorizando τ

Arquiteturas multi-nó e multi-acelerador tradicionais movem dados através de múltiplos protocolos empilhados: PCIe para o host, NVLink ou fabrics proprietários dentro do chassi, Ethernet ou InfiniBand entre chassis, e acesso à memória remota da pilha de software no topo. Cada camada implica uma conversão de protocolo, serialização adicional, um buffer DMA extra e um handshake adicional. Cada conversão adiciona latência, reduz a confiabilidade e incorre em custo adicional.

O Unified Bus (UB) substitui esta pilha por um único protocolo que opera dentro e através do chassi — um fabric totalmente peer-to-peer que expõe semântica de memória nativamente em todo o sistema. O movimento de dados é reduzido a transmissão peer-to-peer sem conversão na camada de semântica de memória, com coerência gerenciada por hardware em vez de passagem de mensagens da pilha de software.

O benefício medido é de aproximadamente duas ordens de grandeza: a latência de acesso remoto ponta a ponta cai das dezenas de microssegundos típicas de pilhas classe TCP/IP para aproximadamente 100 ns — uma redução de ~500× no τ do sistema ao longo do eixo de comunicação dominante. Na escala do rack, isto aproxima o sistema assintoticamente de uma única máquina coerente com o fabric — designada internamente como System-as-One-Chip.

4.2 Hi-ONE — I/O Óptico no Encapsulamento

Uma vez que a latência de comunicação é reduzida, o próximo gargalo se desloca. Aumentar a densidade de chips dentro de um único rack empurra a densidade de potência e a confiabilidade para além de seus limites — e empurra os SerDes elétricos para além dos seus. A 400 Gb/s por chip de IA, a cablagem de cobre permanece bem compreendida e confiável. A multi-Tb/s por chip, o cobre torna-se fisicamente impraticável: o alcance do SerDes contrai-se, a cablagem torna-se proibitivamente volumosa, a instalação em painel torna-se inviável, e as margens térmicas e de entrega de energia são esgotadas.

A abordagem desenvolvida na Huawei Semiconductor é o High-density Optical-interconnect-Node Engine, Hi-ONE — um motor óptico próximo ao encapsulamento que entrega 8 Tb/s por módulo, igualando a largura de banda do UB de um chip de IA num único link óptico. Reduz o alcance necessário do SerDes de ~100 cm para ~5 cm, elimina a cablagem volumosa e estende o alcance de menos de um metro para 100 metros — tornando a interconexão de alta densidade para data centers distribuídos em escala de gigawatt fisicamente realizável.

A filosofia de design subjacente ao Hi-ONE é ela própria um argumento de escalonamento τ. Em vez de um DSP pesado para alta fidelidade de sinal, o Hi-ONE adota uma abordagem linear — um driver com equalização analógica melhorada e um amplificador de transimpedância — e permite que o protocolo UB tolere uma taxa de erro de bit deliberadamente relaxada. Esta troca entre camada de protocolo e camada física reduz potência, custo e complexidade de integração, e epitomiza a troca entre camadas que uma metodologia que prioriza τ recompensa.

4.3 O Dilema N²-vs-N, e Por Que o 3D Folding é Inevitável

A razão mais profunda pela qual os aceleradores de IA não pararão no fan-out 2.5D é geométrica, e merece declaração explícita porque determina o roteiro pós-2030.

Num chip de IA 2.5D convencional, a pastilha lógica ocupa o centro do encapsulamento, as pilhas de HBM e os SerDes alinham-se nas suas bordas, e os reguladores de tensão circundam o encapsulamento. Cada sinal de memória, cada sinal de interconexão e cada ampere de corrente de alimentação deve atravessar a borda da pastilha para alcançar os recursos de computação no interior. Se a pastilha tem comprimento lateral N, então:

• a capacidade de computação escala como N² (área),
• mas a largura de banda da memória, a interconexão e a entrega de energia — todas transportadas pelo fan-out 2.5D ao longo da borda — escalam apenas como N (perímetro).

A divergência crescente entre estas curvas quadrática e linear constitui o dilema do fan-out, e é responsável pela estagnação do escalonamento 2.5D, independentemente de quão agressivo se torne o nó lógico subjacente. Nenhuma melhoria ao nível do transistor fecha um défice topológico.

O 3D Folding resolve este dilema realocando os recursos limitados pela borda para superfícies. A entrega de energia (via potência pelo dorso e reguladores de tensão integrados), a memória de alta velocidade (via hibridização para lógica) e o I/O óptico (via Hi-ONE próximo ao encapsulamento) migram todos do perímetro para a superfície vertical — e, uma vez localizados numa superfície, escalam como N², igualando o ritmo quadrático da computação. O encapsulamento já não é uma pastilha lógica rodeada por um cinto perimetral de memória e SerDes; torna-se uma pilha verticalmente integrada na qual memória, fabric, potência e lógica escalam todos juntos.

O roteiro coloca esta evolução numa linha do tempo explícita. Até aproximadamente 2030, os aceleradores de IA (a linha Ascend SuperPoD — Ascend 910C em 2025, Ascend 950 em 2026 e o 990 a seguir) dependem de uma combinação de técnicas maduras: chiplets, fan-out 2.5D e empilhamento 3D via micro-bump e hibridização de passo padrão. Por volta de 2030, o Ascend 990 introduzirá o LogicFolding na classe de aceleradores de IA, e a partir desse ponto o 3D Folding torna-se o principal portador de α até 2035. Ao longo deste caminho, projeta-se que a integração de hardware aumente em mais de 100× até 2035, com a redução de τ distribuída por cada camada da pilha, em vez de concentrada ao nível do dispositivo.

Barra Lateral B — τ em Escala de Sistema de IA

• Latência de acesso remoto do UB: ~10s de μs → ~100 ns (≈ redução de τ de 500×)
• Largura de banda por módulo do Hi-ONE: 8 Tb/s (corresponde à largura de banda do UB por chip)
• Alcance do SerDes do Hi-ONE: ~100 cm → ~5 cm; alcance painel a painel: <1 m → 100 m
• Dilema do fan-out: computação ∝ N², BW/I/O/potência limitados pelo perímetro ∝ N
• 3D Folding: realoca BW, I/O óptico e entrega de energia das bordas para superfícies, restaurando a paridade N²
• Crescimento projetado da integração de hardware 2026 → 2035: >100×

1. Lógica e Memória: Do Desacoplamento à Re-Fusão

Uma implicação do escalonamento τ merece discussão separada, porque as suas consequências são tanto industriais quanto técnicas.

Na era do 8086, a indústria desacoplou deliberadamente processadores e memória através de barramentos de memória padronizados. Esse desacoplamento permitiu que duas indústrias escalassem independentemente: o desempenho do processador avançou rapidamente ao longo da curva de Moore, enquanto os fornecedores de memória desenvolveram um vasto mercado separado ao lado dele.

A era da IA está a reverter este desacoplamento. A expansão contínua da densidade de computação está a empurrar a largura de banda da memória, a latência, a potência e o encapsulamento para os seus limites. HBM, hibridização e SRAM empilhada em 3D são sintomas de um único fato subjacente: para cargas de trabalho modernas de IA, o movimento de dados é tão crítico quanto a própria computação, e a lógica e a memória estão mais uma vez a ser levadas a uma integração física apertada. À medida que se fundem, o equilíbrio de influência na cadeia de fornecimento está a deslocar-se para os fornecedores de memória e encapsulamento.

A direção tecnológica é inequívoca, mas a resolução económica ainda não está estabelecida. O sucesso duradouro na era do hardware de IA será acumulado por aqueles que conseguirem fundir lógica e memória tecnologicamente e estabelecer uma parceria económica que permita a ambas as indústrias partilhar os benefícios dessa fusão a longo prazo. Isto não é meramente um problema de investigação; é um problema estrutural para a indústria abordar na próxima década. Ao tornar visível o custo entre camadas de cada separação, o escalonamento τ garante que o problema não pode ser adiado.

1. Desafios em Aberto

Seria enganoso apresentar o escalonamento τ como um sistema completo. Vários problemas substantivos permanecem em aberto, e são aqui identificados tanto para destacar o trabalho em curso quanto para convidar à colaboração.

Ferramentas e metodologias. O EDA atual foi desenvolvido para uma era em que área, temporização e potência eram otimizadas ao longo de três eixos separados, com o τ do sistema emergindo como um residual. O LogicFolding em escala total exige que o conjunto de ferramentas trate múltiplas pastilhas empilhadas como uma única entidade de design contínua — particionando lógica à granularidade de célula em vez de granularidade de bloco, colocando através do volume total sob uma função de custo unificada, e realizando o fecho de temporização através de caminhos entre pastilhas onde as parasitárias da interconexão vertical, as exclusões KOZ e a variação de processo entre bolachas interagem de maneiras que as ferramentas 2D tradicionais não abordam adequadamente. Ferramentas internas preliminares foram desenvolvidas que produzem resultados úteis, e os detalhes da metodologia serão publicados nos próximos meses. Um conjunto de ferramentas nativo para τ — aberto, multifísico e nativo para 3D — é o investimento facilitador mais importante para a próxima década.

Variação de processo entre bolachas. O LogicFolding liga bolachas de lotes potencialmente distintos — e em alguns casos nós distintos. A variação entre bolachas em Vth, corrente de acionamento e RC da interconexão é materialmente maior do que a variação dentro da bolacha, e recai mais pesadamente sobre a distribuição de clock e as margens de hold time. Redundância inteligente, compensação adaptativa e fluxos de signoff cientes de τ são componentes necessários da resposta.

Sobrecarga da interconexão vertical. Cada ligação híbrida e cada TSV incorre numa penalidade finita de resistência e capacitância, e o KOZ do TSV desloca células padrão. O LogicFolding deve, portanto, ser justificado camada por camada através da desigualdade simples

Este limite foi ultrapassado para caminhos críticos móveis e para memória; o limite é específico da carga de trabalho, e a fronteira se deslocará à medida que o pitch de interconexão diminui.

Energia. τ é uma lei temporal, não uma lei de joule. Um supernó operando 10× mais rápido, mas com consumo de energia 10× maior, não viola nenhum princípio de escalonamento, porém excede a capacidade da rede elétrica. O escalonamento τ exige, portanto, um complemento energético: tecidos com semântica de memória que eliminam a sobrecarga de pilha, óptica integrada ou co-integrada que reduz picojoules por bit em ordens de grandeza, entrega de energia pelo verso do chip, computação dentro ou próxima à memória e a prática disciplinada de trocar folga τ por energia (DVFS em escala de datacenter — o mesmo mecanismo que viabilizou a longevidade das baterias de smartphones). É importante notar que a própria folga τ oferece folga energética quando alocada nessa direção.

Benchmarks. Os benchmarks de desempenho atuais da indústria — Linpack, MLPerf, SPEC — foram projetados para uma era em que um único escalar por carga de trabalho era suficiente. Uma indústria de escalonamento τ exige benchmarks de perfil τ — vetores que exponham o τ dominante em cada camada de um sistema, juntamente com a folga restante nessa camada. A camada de τ dominante é, por definição, o próximo investimento.

7. Seis Anos de Trabalho, Dez Anos de Perspectiva

Entre maio de 2020 e maio de 2026, a Huawei Semiconductor projetou e colocou em produção em volume 381 chips, atendendo aos mercados móvel, de IA, automotivo, industrial e de infraestrutura. Nesse portfólio, a tese do escalonamento τ se manteve válida:

• Nas camadas de dispositivo e circuito, a densidade de transistores aumentou de 155 para mais de 400 MTr/mm² até 2031.
• Na camada do chip, o LogicFolding demonstrou, em um SoC móvel de ponta, que a frequência do caminho crítico, a eficiência energética e a densidade podem continuar avançando em um nó de dispositivo fixo.
• Na camada do sistema, o Unified Bus e o Hi-ONE demonstraram que centenas de microssegundos de τ de comunicação podem ser comprimidos para centenas de nanossegundos, e que um cluster de IA com vários racks pode se comportar como uma única máquina coesa.
• Olhando adiante, espera-se que a frequência do núcleo de desempenho da CPU atinja 4 GHz ou mais até 2029, a eficiência do SoC Kirin deve mais que dobrar em três a cinco anos sob uso típico, e espera-se que a integração de hardware de IA cresça mais de 100× até 2035.

A afirmação mais profunda, além de qualquer produto individual, é metodológica. O escalonamento τ é o primeiro princípio de escalonamento desde Dennard a dar a toda a pilha um alvo de otimização compartilhado. Ele sinaliza para tecnólogos de processo, projetistas de circuitos, arquitetos, engenheiros de sistema e equipes de software que essas comunidades agora estão otimizando a mesma quantidade nas mesmas unidades, e que melhorias em qualquer camada individual devem se propagar para o τ do sistema para serem contabilizadas. Ele também indica para estrategistas da indústria e alocadores de capital que o próximo dólar deve seguir τ, não nós — que o desempenho competitivo não exige mais residência perpétua na vanguarda da litografia, e que o empacotamento, a largura de banda da memória e o design de interconexão agora detêm o peso estratégico que antes era exclusivo do nó lógico de ponta.

Para uma geração de engenheiros educados a tratar a "Lei de Moore" como sinônimo de "progresso", esta é uma transição difícil. A era geométrica, de fato, terminou; negar esse fato não é uma estratégia viável. A era da aceleração por miniaturização está dando lugar a uma era de aceleração por otimização τ em todo o sistema eletrônico multicamadas — e as empresas, grupos de pesquisa e ecossistemas que adotarem τ como o objetivo principal nos próximos seis a dez anos determinarão a forma da computação na década seguinte.

Os próximos dez anos de trabalho estão delimitados. Muitas questões em aberto permanecem, e nenhuma organização pode abordá-las sozinha — as ferramentas, os padrões, os benchmarks, a física dos dispositivos e os modelos econômicos exigem contribuições de além de uma única empresa. Esta perspectiva é, portanto, concebida tanto como um relatório do campo quanto como um convite.

O roteiro adiante é exigente, mas a direção é inequívoca.

Autora

Tingbo He lidera o negócio de semicondutores da Huawei. A equipe que ela dirige projetou e colocou em produção em volume 381 chips entre 2020 e 2026 nos mercados móvel, de IA, automotivo e de infraestrutura, e é a fonte da metodologia de escalonamento τ e das tecnologias LogicFolding, UnifiedBus e Hi-ONE descritas neste artigo.

Agradecimentos

Esta perspectiva se baseia em seis anos de trabalho de milhares de engenheiros da Huawei Semiconductor e de seu ecossistema de parceiros de foundry, equipamentos, EDA e sistemas. A autora agradece aos clientes cuja paciência tornou este trabalho possível.

Leitura Adicional

1. G. E. Moore, "Empilhando mais componentes em circuitos integrados," Electronics, vol. 38, no. 8, pp. 114–117, abr. 1965 (reimpresso em Proc. IEEE, vol. 86, no. 1, jan. 1998).

1. R. H. Dennard et al., "Projeto de MOSFETs com implantação iônica e dimensões físicas muito pequenas," IEEE J. Solid-State Circuits, vol. 9, no. 5, pp. 256–268, 1974.

1. J. L. Hennessy e D. A. Patterson, "Uma nova era de ouro para a arquitetura de computadores," Commun. ACM, vol. 62, no. 2, pp. 48–60, fev. 2019.

1. M. Horowitz, "O problema energético da computação (e o que podemos fazer sobre ele)," ISSCC Dig. Tech. Papers, pp. 10–14, fev. 2014.

1. International Roadmap for Devices and Systems (IRDS) — Capítulos de Interconexão e Mais-que-Moore, atualização de 2023/2024.

1. P. Batude et al., "Integração sequencial 3D: uma tecnologia-chave viabilizadora para a co-integração heterogênea de novas funções com CMOS," IEEE J. Electron Devices Soc., vol. 3, no. 3, pp. 205–216, 2015.