何庭波
华为
摘要
六十年来，摩尔几何缩放一直推动着半导体行业的进步。然而，这一行业契约已不再有效：纯粹靠缩小尺寸带来的收益趋于平缓，尖端芯片的设计预算已超过每颗芯片十亿美元，而且在最先进制程节点上，每晶体管的成本已不再下降。本文主张采用一种新的缩放原则——τ 缩放——将时间本身（而非晶体管面积）作为衡量进步的主要指标，以单一特征时间常数 τ 作为统一的优化目标，横跨从开关晶体管到数据中心工作负载的十二个数量级。文中给出了两个量产级验证实例。在移动 SoC 上，LogicFolding——一种将数字、模拟和存储电路分布到垂直堆叠有源层的设计方法——在固定工艺节点下实现了 55% 的晶体管密度阶跃提升和 41% 的能效提升。在 AI 系统上，一种协同设计的堆栈——包括内存语义的统一总线 (Unified Bus) 架构、近封装光互连 Hi-ONE 以及边缘到表面的 3D 折叠技术——预计到 2035 年可实现超过 100 倍的硬件集成度增长。更深层的主张是方法论的：τ 缩放是自 Dennard 缩放以来第一个为整个计算堆栈建立统一优化目标的缩放原则。
引言
自 20 世纪 60 年代中期以来，半导体行业一直以纳米来衡量进步。每隔 18 个月，晶体管缩小，频率提升，逻辑门成本下降。摩尔定律既是一个经验观察，也帮助建立了一个行业契约，整个计算堆栈都建立在此之上。这个行业契约已不再有效。在 7 nm 节点之后，几何缩放不再带来历史上的红利。光刻设备正接近图案化的物理极限，EUV 折旧主导了晶圆成本，每晶体管价格曲线已经趋平——在某些情况下甚至出现了逆转。对于那些获得最先进光刻设备受限的组织而言，这一约束来得更早，影响也更严重。
因此，行业的核心问题已经改变。不再是“晶体管还能缩小多少？”而是“应该缩放什么，以及以什么为目标？”
在过去六年中，作者所在的华为半导体团队在硅片上对这个问题进行了研究，覆盖了移动 SoC、AI 加速器、系统互连和封装。结论是，答案不在于另一个节点，也不在于另一种晶体管架构，而在于改变主要的优化目标本身。本文主张，电子系统演进的未来十年不应由几何缩放来引导，而应通过时间缩放——即在堆栈的每一层系统性地减少单一特征时间常数 τ，从皮秒级开关的晶体管到秒级响应的数据中心工作负载。
τ 缩放的理由将在下文中作为科学方法论和产业路线图展开，借鉴了 2020 年 5 月至 2026 年 5 月期间投入量产的 381 款芯片的经验。
- 几何时代的终结
在大部分历史中，半导体行业只有一项任务：让晶体管变得更小。戈登·摩尔 1965 年的观察——晶体管密度大约每两年翻一番——在十年后由罗伯特·登纳德 (Robert Dennard) 的缩放理论加以补充，该理论认为按比例缩小电压和尺寸可以保持恒定的电场。几何缩放与登纳德缩放共同在近五十年内带来了每瓦性能和每美元性能的指数级提升。
这一格局分两个阶段瓦解。大约在 2005 年，登纳德缩放首先失效：电压不再随特征尺寸按比例缩小，暗硅时代开始。几何缩放持续了更长时间，由 FinFET 和随后的全环绕栅极 (GAA) 器件架构支撑。然而，在 7 nm 之后，纯粹尺寸缩放的收益已经趋平。原因现已广为人知：速度饱和使本征延迟对沟道长度的依赖从二次方降至线性；局部互连的寄生电阻和电容日益主导标准单元延迟预算；掩模成本、EUV 折旧以及设计规则复杂性已使 2 nm 节点的尖端芯片设计预算超过每颗芯片十亿美元。
经济后果同样不可回避。在先进节点上，每晶体管成本已经趋平，而在最前沿甚至正在上升。支撑过去五十年的行业契约——每一代以更低成本获得更多晶体管——已不再成立。
对华为半导体而言，这一转型还伴随着一个额外的约束：获得最先进光刻设备的渠道受限。假设下一个节点能解决问题已不再可行。六年前，几何路线图达到平台期，迫使人们提出一个更根本的问题——回顾来看，整个行业最终都将不得不面对这个问题。
- 时间，而非空间：摩尔时代的真正货币
从对最终用户的基本影响来看，摩尔定律从来都不是关于几何结构本身。更小的晶体管提升了系统性能，因为它们开关更快。更密集的互连提升了性能，因为信号传输距离更短。更高的集成度提升了性能，因为数据跨越的边界更少。每一代产品本质上带来的都是时间的减少——器件级从皮秒到纳秒，芯片级从纳秒到微秒，系统级从微秒到秒。空间缩放仅仅是为了压缩时间而使用的手段。
一旦认识到这一点，一个明显的重新框架就呈现出来。时间本身应该被用作主要度量。可以在堆栈的每一层——晶体管、电路、芯片和系统——定义一个特征时间常数 τ，并将其减少作为统一的优化目标。几何缩放由此成为减少 τ 的多种技术之一，而非唯一的技术。
这一原则被称为 τ 缩放，在此提议作为几何摩尔缩放的继承者，成为半导体演进的主导原则。形式上，τ 被视为一个分层结构，分解如下：
- 晶体管：本征开关延迟，通过迁移率增强、应变工程、高 κ/金属栅极和 GAA 架构来解决，并且越来越多地通过减少局部互连的寄生 R 和 C 来解决——这些寄生参数现在已超过本征渡越时间数倍。
- 电路：沿信号路径的 RC 传播延迟，通过低电阻率导体、低 κ 电介质，以及——最关键的——通过垂直集成缩短导线长度来解决。
- 芯片：计算和内存访问延迟，通过架构选择、流水线深度、内存层次结构和片上互连来解决。
- 系统：端到端消息和同步时间，通过互连拓扑、协议栈和互连结构设计来解决。
其中缩放因子 α 是特定于应用的，而非通用的。迄今的量产经验表明，对于功耗受限的移动设备，α ≈ 每年 1.3 倍；对于安全关键型自动驾驶系统，≈ 每年 1.5 倍；对于 AI 工作负载，可达每年 10 倍——因为吞吐量直接转化为经济价值。
使 τ 成为有用的主要度量（而非对现有度量的重新命名）的原因在于，它在整个堆栈中是同一度量。频率、延迟、带宽和吞吐量在其各自层级都受 τ 支配。工艺工程师、电路设计师和系统架构师可以用相同的单位来讨论同一个量。τ 是一种能够实现端到端堆栈协同优化的语言——而每个层级独立优化、时序作为残差出现的时代已经结束。
- LogicFolding：移动 SoC 的验证点
τ 缩放的首次量产级测试是在移动领域进行的。智能手机 SoC 是一个特例：一颗芯片构成整个系统。多插槽并行不可用；没有千节点互连可以掩盖慢速链路。所有交付给用户的性能都源自单颗芯片，在几瓦的功耗包络内，受手持设备外形因素热限制的约束。
2020 年后，当获得领先工艺节点的渠道受限时，关键问题变成了：在节点固定的情况下，如何在单颗芯片上持续实现代际改进？
由此产生的答案被称为 LogicFolding。
定义。LogicFolding 是一种设计方法论，它将数字、模拟和存储电路分布到垂直堆叠的有源层中，以遵循时间缩放原则，共同优化性能、功耗和面积。
数字电路分为组合逻辑——寄存器之间的布尔网络——和时序逻辑——保存状态的触发器。数字系统的性能上限由相邻触发器级之间的关键路径延迟决定，而该延迟又主要由互连 RC 和该路径上的门数决定。传统优化将门放置在同一平面内，并通过上方的金属层堆栈布线；导线越长，寄生 RC 越大，关键路径越慢。
LogicFolding 放弃了平面假设。关键路径上的门被分布在两个（最终更多）垂直堆叠的有源层中，通过超细间距混合键合连接。从电路设计师的角度看，这两个层表现为一个连续的单一结构，单元跨晶圆边界分布，仿佛它是一个额外的金属层。信号线变得更短，寄生 RC 显著下降，时钟偏斜收紧，芯片在相同工艺节点下以更高的时钟频率运行。
为了帮助 LogicFolding 实现这些增益，保持混合键合间距与顶层金属间距之间的比率相对较低是有利的——在实践中大约低于 3，比率越低通常越好。以当今约 720 nm 的顶层金属间距计算，这相当于混合键合间距低于 2 μm——理想情况下比率约为 1，此时键合界面处的鸟笼式布线开销实际上消失。要实现这一间距，以及所需的对准精度（<0.5 μm）、TSV 缩放（CD 和 KOZ 小于 1.5 μm，间距小于 6 μm）和良率（通过智能冗余接近 100%），需要在供应商和合作伙伴生态系统中进行多年的工艺开发努力。
- SoC 性能核能效提升了 41%，最高时钟频率提升了近 13%。
- 一条跨上下两层构建的高速全局片上网络数据路径将数据路径面积减少了 55%，并改善了供电稳定性。
- 一种硅后时钟偏斜调整方案独立贡献了超过 5% 的 SoC 性能。
- 在 SRAM 上——其访问速度、每比特能量和面积强烈依赖于位线和字线长度——LogicFolding 缩短了关键路径，降低了每比特能量，并将工作频率提升了超过 40%。
- 在一个代表性处理核上，双层折叠架构将时钟缓冲器数量减少了超过 50%，时钟偏斜减少了 25%，导线长度减少了约 30%。
这些增益是在固定工艺节点下实现的，并非通过新的光刻步骤，而是通过逻辑空间分布在三维空间中的拓扑重组获得的。
在 Kirin 2026 中量产的 LogicFolding 实现是刻意保守的。混合键合间距达到了 1.5 μm；TSV 着陆仅比顶层金属低一步；折叠仅沿关键关键路径选择性应用，而非覆盖整个设计。即便如此，CPU 性能核频率今年已恢复到 3.1 GHz。
未来十年内，LogicFolding 预计将从局部关键路径折叠演变为全规模多层折叠——每个封装内三、四或更多有源层——通过更低温度的混合键合（放松跨层热预算）以及 TSV 着陆从顶层金属向下迁移到 M6 来实现，这将释放超过 30% 的高层布线资源。从 2026 年到 2035 年，晶体管密度预计将朝着 400 MTr/mm² 及以上上升。同时，LogicFolding 使 Kirin 能够大幅提升 CPU 核频率，并为达到 4 GHz 及以上铺平道路（表 1）。该路线图是可行的，并且在成本上是经济可行的。
表 1. Kirin CPU 性能核工作频率趋势。
侧边栏 A —— LogicFolding 一览
- 混合键合间距：低于 2 μm（Kirin 2026 为 1.5 μm；目标传动比 ≈ 1）
- 对准精度：低于 0.5 μm
- TSV CD/KOZ：低于 1.5 μm；间距低于 6 μm；失效率低于 100 ppm；修复率 99.9%
- 良率：通过智能冗余接近 100%
- 晶体管密度：一步从 155 提升至 238 MTr/mm²
- 能效/频率增益（SoC 性能核）：+41% / +13%
- SRAM 工作频率：+40% 以上
- 代表性核上的时钟缓冲器数量 / 时钟偏斜 / 导线长度：−50% / −25% / −30%
- 从皮秒到微秒：AI 数据中心中的 τ 缩放
一个自然的问题是，在毫瓦级智能手机领域发展起来的原则是否能在 AI 训练和推理的千兆瓦级领域继续有效。AI 工作负载占据 τ 频谱的另一端：不是单颗芯片，而是数百或数千颗芯片作为一个机器运行，过去十年总计算量增加了约六个数量级。
答案是肯定的——前提是将 τ 作为系统级目标，并应用于整个链路，而非仅在一个加速器内部。
塑造 τ 论证中 AI 方面的两个事实如下。第一，AI 系统持续增长——从一颗芯片到几十颗、几百颗，并越来越多地到数万颗。第二，现代 AI 系统的能源预算和材料预算由数据主导，而非计算。在大型 AI 集群中，超过 80% 的能量消耗于数据移动；超过 70% 的系统成本分配给数据存储。其含义直接明了：减少数据在传输中所花费的时间——在芯片之间、机架之间以及封装内部——至少与减少计算所花费的时间同等重要。
τ 缩放通过三个协调的层级在 AI 规模上实现：一个系统互连（统一总线）、一个近封装光引擎（Hi-ONE）以及封装本身的拓扑重组（3D 折叠）。
4.1 统一总线 —— 一种 τ 优先的系统互连
传统的多节点、多加速器架构通过多个堆叠协议移动数据：到主机的 PCIe、机箱内的 NVLink 或专有互连、机箱间的以太网或 InfiniBand，以及顶层的软件栈远程内存访问。每一层都涉及协议转换、额外的串行化、额外的 DMA 缓冲区和额外的握手。每次转换都会增加延迟、降低可靠性并产生额外成本。
统一总线 (Unified Bus, UB) 用一个单一协议取代了这整个堆栈，该协议在机箱内部和机箱之间均可工作——它是一个完全对等的互连结构，在整个系统中原生暴露内存语义。数据移动减少为无转换的对等传输，位于内存语义层，硬件管理的缓存一致性替代了软件栈的消息传递。
实测收益约为两个数量级：端到端远程访问延迟从 TCP/IP 类堆栈典型的几十微秒降至约 100 ns——沿主导通信轴的系统 τ 减少了约 500 倍。在机架规模上，这使得系统渐近接近一个单一、互连一致的机器——内部称为“系统即单芯片”。
4.2 Hi-ONE —— 封装级的光 I/O
一旦通信延迟降低，下一个瓶颈就会转移。在单个机架内增加芯片密度会推动功耗密度和可靠性超过其极限——也会推动电 SerDes 超过其极限。在每颗 AI 芯片 400 Gb/s 时，铜缆仍然很好理解且可靠。在每颗芯片多 Tb/s 时，铜缆在物理上变得不切实际：SerDes 传输距离缩短，线缆变得庞大笨重，面板安装变得不可行，热和供电余量耗尽。
华为半导体开发的方法是高密度光互连节点引擎 (High-density Optical-interconnect-Node Engine, Hi-ONE)——一种近封装光引擎，每个模块提供 8 Tb/s 带宽，在单根光链路上匹配 AI 芯片的 UB 带宽。它将所需的 SerDes 传输距离从约 100 cm 缩短到约 5 cm，消除了笨重的线缆，并将传输距离从不到一米延长到 100 米——使得分布式、千兆瓦级数据中心的高密度互连在物理上可实现。
Hi-ONE 的设计理念本身就是一个 τ 缩放的论证。为了高信号保真度而采用重 DSP 的做法被 Hi-ONE 的线性方法所取代——模拟均衡增强型驱动器和跨阻放大器——并允许 UB 协议容忍刻意放宽的误码率。这种协议层和物理层之间的跨层折衷降低了功耗、成本和集成复杂性，并且体现了 τ 优先方法论所奖励的跨层权衡。
4.3 N² 与 N 的困境，以及为何 3D 折叠不可避免
AI 加速器不会止步于 2.5D 扇出的最深层次原因是几何上的，值得明确说明，因为它决定了 2030 年后的路线图。
在传统的 2.5D AI 芯片中，逻辑芯片位于封装中心，HBM 堆叠和 SerDes 排列在其边缘，电压调节器环绕封装。每一个内存信号、每一个互连信号和每一安培的供电电流都必须穿过芯片边缘才能到达内部的计算资源。如果芯片边长为 N，那么：
- 计算能力与 N²（面积）成正比，
- 但内存带宽、互连和供电——所有这些都通过 2.5D 扇出沿边缘传输——仅与 N（周长）成正比。
这条二次曲线与线性曲线之间不断扩大的差距构成了扇出困境，并且它解释了独立于底层逻辑节点多么激进时 2.5D 缩放停滞的原因。没有晶体管级的改进能够弥补拓扑上的缺陷。
3D 折叠通过将边缘受限的资源重新定位到表面上解决了这一困境。供电（通过背面供电和集成电压调节器）、高速内存（通过与逻辑的混合键合）和光 I/O（通过近封装 Hi-ONE）都从周边迁移到垂直表面——一旦位于表面上，它们就按 N² 缩放，与计算能力的二次增长相匹配。封装不再是一个被内存和 SerDes 周边带包围的逻辑芯片；它变成了一个垂直集成的堆栈，其中内存、互连、供电和逻辑都一起缩放。
该路线图将这一演进放在一个明确的时间线上。大约到 2030 年，AI 加速器（Ascend SuperPoD 系列——2025 年的 Ascend 910C、2026 年的 Ascend 950 以及后续的 990）将依赖成熟技术的组合：芯片、2.5D 扇出以及通过微凸点和标准间距混合键合实现的 3D 堆叠。大约在 2030 年，Ascend 990 将在 AI 加速器类中引入 LogicFolding，从那时起，3D 折叠将成为到 2035 年 α 的主要载体。沿着这条路径，到 2035 年硬件集成度预计将增加超过 100 倍，τ 的减少分布在堆栈的每一层，而非集中在器件层面。
侧边栏 B —— AI 系统规模下的 τ
- UB 远程访问延迟：~几十 μs → ~100 ns（约 500 倍 τ 减少）
- HiONE 每模块带宽：8 Tb/s（匹配每芯片 UB 带宽）
- HiONE SerDes 传输距离：~100 cm → ~5 cm；面板到面板距离：<1 m → 100 m
- 扇出困境：计算 ∝ N²，周长受限的带宽/I/O/供电 ∝ N
- 3D 折叠：将带宽、光 I/O 和供电从边缘重新定位到表面，恢复 N² 的对等性
- 2026 → 2035 预计硬件集成度增长：>100 倍
- 逻辑与存储：从解耦到重新融合
τ 缩放的一个含义值得单独讨论，因为其后果既是产业性的，也是技术性的。
在 8086 时代，行业通过标准化的内存总线有意将处理器和内存解耦。这种解耦使得两个行业能够独立扩展：处理器性能沿着摩尔曲线快速提升，而存储厂商则在其旁边发展出一个巨大的独立市场。
AI 时代正在逆转这种解耦。计算密度的持续扩张正将内存带宽、延迟、功耗和封装推向极限。HBM、混合键合和 3D 堆叠 SRAM 都是一个基本事实的症状：对于现代 AI 工作负载，数据移动与计算本身同等重要，逻辑和存储正再次被迫实现紧密的物理集成。随着它们融合，供应链中的影响力平衡正转向存储和封装厂商。
技术方向是明确的，但经济解决方案尚未确定。AI 硬件时代的持久成功将属于那些能够技术上融合逻辑与存储，并建立一种经济伙伴关系以使两个行业长期共享融合收益的人。这不仅仅是一个研究问题；这是行业在未来十年需要解决的结构性问题。通过让每一次分离的跨层成本清晰可见，τ 缩放确保了这个问题不能被拖延。
- 开放挑战
将 τ 缩放描述为一个已完成的系统会具有误导性。几个实质性问题仍然悬而未决，在此指出既是为了突出正在进行的工作，也是为了邀请合作。
工具链和方法论。当今的 EDA 是在面积、时序和功耗沿三个独立轴优化、系统 τ 作为残差出现的时代开发的。全规模 LogicFolding 要求工具链将多个堆叠芯片视为一个单一连续的设计实体——在单元粒度而非模块粒度上划分逻辑，在统一成本函数下进行全三维空间的布局，并在跨芯片路径上执行时序收敛，其中垂直互连寄生参数、KOZ 排除区和跨晶圆工艺变化以传统 2D 训练工具无法充分处理的方式相互作用。初步的内部工具已开发出来并产生了有用结果，方法细节将在未来几个月内发表。一个原生 τ 的工具链——开放、多物理场、原生 3D——是未来十年最重要的使能投资。
跨晶圆工艺变化。LogicFolding 键合可能来自不同批次（某些情况下不同节点）的晶圆。跨晶圆的 Vth、驱动电流和互连 RC 变化在材料上大于晶圆内变化，并且对时钟分布和保持时间裕量影响最大。智能冗余、自适应补偿和 τ 感知的签核流程是应对措施的必要组成部分。
垂直互连开销。每个混合键合和每个 TSV 都会引入有限的电阻和电容惩罚，并且 TSV KOZ 会取代标准单元。因此，LogicFolding 必须通过简单的等式逐层证明其合理性：
这个阈值在移动关键路径和内存领域已被跨越；该阈值与工作负载相关，随着键合间距的缩小，边界也会移动。
能量：τ 是一个时间定律，而非焦耳定律。一个速度提升 10 倍但功耗也增加 10 倍的超级节点并未违反任何缩放原则，但却超出了电网容量。因此，τ 缩放需要能量方面的配套：消除堆栈开销的内存语义结构、将每比特皮焦耳能耗降低数个数量级的近封装/共封装光学技术、背面供电、存内/近存计算，以及将 τ 余量回馈给功耗的规范化实践（数据中心规模的 DVFS——正是实现智能手机电池续航的相同机制）。重要的是，当 τ 余量被分配用于节能方向时，它本身也能提供能量余量。
基准测试：行业当前的性能基准测试——Linpack、MLPerf、SPEC——是为每个工作负载只需单一标量指标的年代设计的。一个采用 τ 缩放的行业需要 τ 剖面基准测试——即能够揭示系统每一层主导 τ 值以及该层剩余余量的向量。主导 τ 层，按定义，就是下一个投资方向。
7. 六年耕耘，十年展望
2020 年 5 月至 2026 年 5 月间，华为半导体设计并量产了 381 款芯片，服务于移动、AI、汽车、工业和基础设施市场。在整个产品组合中，τ 缩放理论一直成立：
- 在器件与电路层，晶体管密度已从 155 MTr/mm² 提升至 2031 年的 400+ MTr/mm²。
- 在芯片层，LogicFolding 已在领先的移动 SoC 上证明：关键路径频率、能效和密度可以在固定器件节点上持续提升。
- 在系统层，Unified Bus 和 Hi-ONE 已证明：数百微秒的通信 τ 可以压缩到数百纳秒，多机架 AI 集群可以像一台连贯机器一样运行。
- 展望未来，CPU 性能核频率预计到 2029 年可达 4 GHz 及以上，Kirin SoC 的典型使用能效预计在 3 到 5 年内翻番以上，AI 硬件集成度预计到 2035 年增长超过 100 倍。
更深层次的主张，超越任何单个产品，是方法论上的。τ 缩放是自 Dennard 缩放以来第一个为整个技术栈提供统一优化目标的缩放原则。它向工艺技术人员、电路设计师、架构师、系统工程师和软件团队发出信号：这些社区现在正以相同的单位优化同一个指标，并且任何单一层的改进必须传递到系统 τ 才算有效。它同时也向行业战略家和资本配置者表明：下一美元应跟随 τ，而非节点——竞争性能不再需要永远居于光刻前沿，封装、内存带宽和互连设计现在拥有了此前只有领先逻辑节点才具备的战略权重。
对于一代被教育将“摩尔定律”等同于“进步”的工程师来说，这是一次艰难的转变。几何缩放时代事实上已经终结；否认这一事实并非可行策略。通过微型化实现加速的时代，正让位于通过跨多层电子系统的 τ 优化实现加速的时代——而那些在未来 6 到 10 年内将 τ 作为首要目标的公司、研究团体和生态系统，将决定此后十年计算领域的格局。
未来十年的工作方向已经明确。许多开放问题依然存在，没有哪个组织能够单独解决所有问题——工具链、标准、基准测试、器件物理和经济模型都需要来自不止一家公司的贡献。因此，本文既是一份来自一线的报告，也是一份邀请。
未来的路线图充满挑战，但方向清晰无误。
作者
何庭波领导华为半导体业务。她领导的团队在 2020 年至 2026 年间设计并量产了 381 款芯片，覆盖移动、AI、汽车和基础设施市场，也是本文所述的 τ 缩放方法论以及 LogicFolding、Unified Bus 和 Hi-ONE 技术的来源。
致谢
本文基于华为半导体及其代工厂、设备、EDA 和系统合作伙伴生态系统中数千名工程师六年的工作。作者感谢那些以耐心成就这项工作的客户。
延伸阅读
- G. E. Moore, "Cramming more components onto integrated circuits," Electronics, vol. 38, no. 8, pp. 114–117, Apr. 1965 (reprinted in Proc. IEEE, vol. 86, no. 1, Jan. 1998).
- R. H. Dennard et al., "Design of ion-implanted MOSFETs with very small physical dimensions," IEEE J. Solid-State Circuits, vol. 9, no. 5, pp. 256–268, 1974.
- J. L. Hennessy and D. A. Patterson, "A new golden age for computer architecture," Commun. ACM, vol. 62, no. 2, pp. 48–60, Feb. 2019.
- M. Horowitz, "Computing's energy problem (and what we can do about it)," ISSCC Dig. Tech. Papers, pp. 10–14, Feb. 2014.
- International Roadmap for Devices and Systems (IRDS) — Interconnect and More-than-Moore chapters, 2023/2024 update.
- P. Batude et al., "3D sequential integration: a key enabling technology for heterogeneous co-integration of new functions with CMOS," IEEE J. Electron Devices Soc., vol. 3, no. 3, pp. 205–216, 2015.
