多層電子システムにおける時間スケーリング理論

何枰 (Tingbo He)

華為技術 (Huawei)

概要

半導体の進歩は 60 年にわたり、ムーアの幾何学的スケーリングによって推進されてきた。しかし、この業界の協定はもはや成立しない。純粋な寸法縮小による利益は頭打ちとなり、最先端の設計予算は 1 チップあたり 10 億ドルを超え、最先端ノードにおけるトランジスタあたりのコストはもはや低下していない。本稿では、次世代のスケーリング原理として τ スケーリングを提唱する。これは、トランジスタ面積ではなく「時間」そのものを進歩の主要指標とし、単一の特性時定数 τ を、スイッチングトランジスタからデータセンターのワークロードに至るまで、12 桁にわたる統一最適化ターゲットとして適用するものである。2 つの量産実証例を示す。モバイル SoC では、デジタル回路、アナログ回路、メモリ回路を垂直に積層されたアクティブ層に分割する設計手法 LogicFolding により、固定デバイスノードにおいてトランジスタ密度が 55% 段階的に向上し、電力効率が 41% 改善された。AI システムでは、メモリセマンティックな Unified Bus ファブリック、近パッケージ型光 I/O「Hi-ONE」、エッジツーサーフェス 3D Folding で構成される協調設計スタックにより、2035 年までにハードウェア集積度が 100 倍以上に拡大すると見込まれる。より深い主張は方法論に関するものである。τ スケーリングは、デナード則以来、コンピューティングスタック全体にわたって共有の最適化ターゲットを確立した初めてのスケーリング原理である。

序論

1960 年代中期以降、半導体業界はナノメートル単位で進歩を測定してきた。18 ヶ月ごとにトランジスタは微細化し、周波数は上昇し、論理ゲートあたりのコストは低下した。ムーアの法則は、経験的な観測であると同時に、コンピューティングスタック全体が構築される基盤となる業界の協定を確立するのに貢献した。しかし、その業界の協定はもはや成立しない。7 nm ノード以降、幾何学的スケーリングは過去の利益をもたらさなくなった。リソグラフィ装置はパターニングの物理的限界に近づき、EUV の減価償却費がウェハコストを支配し、トランジスタあたりの価格曲線は横ばい、場合によっては逆転している。最先端リソグラフィへのアクセスが制限されている組織にとって、この制約はより早期に顕在化し、より深刻な影響を及ぼす。

そのため、業界の中心的課題は変化した。もはや「トランジスタはどこまで微細化できるか？」ではない。「何をスケーリングすべきか、そしてどのような目的に対してか？」である。

過去 6 年間、著者のチームは華為半導体にて、モバイル SoC、AI アクセラレータ、システムファブリック、パッケージングにわたり、この問いをシリコン上で調査してきた。結論は、答えは別のノードや別のトランジスタアーキテクチャにあるのではなく、主要な最適化ターゲットそのものを変更することにあるというものである。本稿では、電子システム進化の次の 10 年は、幾何学的スケーリングではなく、時間スケーリングによって導かれるべきだと主張する。すなわち、ピコ秒でスイッチングするトランジスタから、秒単位で応答するデータセンターのワークロードに至るまで、スタックのすべての層における単一の特性時定数 τ を体系的に削減することである。

以下では、τ スケーリングの妥当性を、科学的方法論および産業ロードマップの両面から展開する。2020 年 5 月から 2026 年 5 月の間に量産化された 381 のチップから得られた知見に基づく。

幾何学的時代の終焉

その歴史の大半において、半導体業界には一つの役割があった。すなわち、トランジスタをより小さくすることである。ゴードン・ムーアの 1965 年の観測（トランジスタ密度は約 2 年ごとに倍増する）は、10 年後にロバート・デナードのスケーリング理論によって補完された。この理論は、電圧と寸法を比例的に縮小することで電界を一定に維持できることを確立した。幾何学的スケーリングとデナードスケーリングは、約 50 年にわたり、ワットあたりの性能とドルあたりの性能において指数関数的な向上をもたらした。

この体制は 2 段階で崩壊した。2005 年頃、まずデナードスケーリングが破綻した。電圧はフィーチャサイズに比例して縮小しなくなり、ダークシリコンの時代が始まった。幾何学的スケーリングは、FinFET、続いてゲートオールアラウンド (GAA) デバイスアーキテクチャによって支えられ、より長く持続した。しかし、7 nm 以降、純粋な寸法スケーリングによる利益は頭打ちとなった。その理由は現在では十分に文書化されている。速度飽和により、チャネル長に対する内在遅延の依存性は 2 次から 1 次に低下する。ローカル配線の寄生抵抗と寄生容量は、標準セルの遅延バジェットを increasingly 支配するようになる。マスクコスト、EUV の減価償却費、設計ルールの複雑さにより、2 nm ノードでは最先端チップの設計予算が 1 チップあたり 10 億ドルを超えている。

経済的影響も同様に避けられない。トランジスタあたりのコストは先進ノードで横ばいとなり、最先端では上昇しつつある。過去 50 年を支えてきた業界の協定（世代ごとにより多くのトランジスタをより低コストで）はもはや成立しない。

華為半導体にとって、この移行には追加の制約が伴った。すなわち、最先端リソグラフィ装置へのアクセス制限である。別のノードが問題を解決するだろうという想定はもはや成り立たなかった。6 年前、幾何学的ロードマップは高原状態に達し、より根本的な問いを迫ることになった。振り返ってみれば、業界全体が最終的に直面せざるを得ない問いである。

空間ではなく時間：ムーア時代の真の通貨

エンドユーザーへの本質的な効果に還元すれば、ムーアの法則は根本的には幾何学に関するものでは決してなかった。より小さなトランジスタは、より高速にスイッチングするため、システム性能を向上させた。より高密度な配線は、信号がより短い距離を伝搬するため、性能を向上させた。より高い集積度は、データがより少ない境界を越えるため、性能を向上させた。各世代が本質的にもたらしたものは、時間の短縮であった。デバイスレベルでのピコ秒からナノ秒、チップレベルでのナノ秒からマイクロ秒、システムレベルでのマイクロ秒から秒への短縮である。空間的スケーリングは、時間を圧縮するための手段に過ぎなかった。

これを認識すれば、明白な再構成が提示される。時間そのものを主要指標として採用すべきである。特性時定数 τ はスタックのすべての層（トランジスタ、回路、チップ、システム）で定義でき、その削減を統一的な最適化ターゲットとして扱うことができる。幾何学的スケーリングは、τ を削減するための多くの技術のうちの 1 つとなり、唯一の技術ではなくなる。

この原理は τ スケーリングと呼ばれ、半導体進化の指針として、幾何学的ムーアスケーリングの後継としてここに提案される。形式的には、τ は階層的な構成要素として扱われ、次のように分解される。

トランジスタ：固有スイッチング遅延。移動度向上、歪み工学、High-k/メタルゲート、GAA アーキテクチャ、そしてますます重要となるローカル配線の寄生 R および C の削減（現在では固有通過時間を数倍上回る）によって対処される。
回路：信号経路に沿った RC 伝搬遅延。低抵抗率導体、低誘電率誘電体、そして最も効果的には垂直統合による配線長の削減によって対処される。
チップ：計算およびメモリアクセスレイテンシ。アーキテクチャの選択、パイプライン深さ、メモリ階層、オンチップファブリックによって対処される。
システム：エンドツーエンドのメッセージおよび同期時間。インターコネクトトポロジ、プロトコルスタック、ファブリック設計によって対処される。

ここで、スケーリング係数 α は普遍的ではなく、アプリケーション固有である。これまでの量産経験から、α は電力制約のあるモバイルデバイスで年間約 1.3 倍、安全重視の自律システムで年間約 1.5 倍、AI ワークロードでは年間最大 10 倍（スループットが経済的価値に直接変換される）を示す。

τ が既存の指標の単なる言い換えではなく、有用な主要指標となる理由は、それがスタック全体で同じ指標であることにある。周波数、レイテンシ、帯域幅、スループットはすべて、それぞれの層で τ によって支配される。プロセス技術者、回路設計者、システムアーキテクチャは、同一の単位で同一の量について議論できる。τ はエンドツーエンドのスタック協調最適化を可能にする言語である。そして、各層が独立して最適化され、タイミングが残差として現れる時代は終焉した。

LogicFolding：モバイル SoC による実証

τ スケーリングの最初の量産テストはモバイルで実施された。スマートフォン SoC は、1 つのチップがシステム全体を構成するという特殊なケースである。マルチソケットの並列性は利用できず、数千ノードのファブリックが低速リンクを隠蔽することもできない。ユーザーに提供されるすべての性能は、単一のダイから、数ワットの電力範囲内で、ハンドヘルドフォームファクタの制約による熱限界のもとで生み出される。

2020 年以降、最先端ノードへのアクセスが制限されたとき、課題となった問いはこれである。ノードが固定されている状況で、単一ダイ上で世代を超えた改善をどのように継続して提供するか？

生まれた答えは LogicFolding と呼ばれる。

定義。LogicFolding は、時間スケーリングの原理に従って性能、消費電力、面積を共同最適化するために、デジタル、アナログ、メモリ回路を垂直に積層されたアクティブ層に分割する設計方法論である。

デジタル回路は、組み合わせ論理（レジスタ間のブールネットワーク）と順序論理（状態を保持するフリップフロップ）に分けられる。デジタルシステムの性能上限は、隣接するフリップフロップ段間のクリティカルパス遅延によって決まり、これは配線の RC とその経路に沿ったゲート数に大きく依存する。従来の最適化では、ゲートを平面上に配置し、配線を上部のメタルスタックを通して引き回す。配線が長いほど、寄生 RC は大きく、クリティカルパスは遅くなる。

LogicFolding は、この平面的な前提を放棄する。クリティカルパス上のゲートは、2 つ（そして将来的にはそれ以上）の垂直に積層されたアクティブ層に分散配置され、超微細ピッチのハイブリッドボンディングで接続される。回路設計者の視点からは、2 つの層は単一の連続したファブリックとして動作し、セルはあたかも追加のメタル層であるかのようにウェハ境界を越えて分布する。信号配線は大幅に短くなり、寄生 RC は急激に減少し、クロックスキューは tight になり、チップは同じデバイスノードでより高いクロック周波数で動作する。

LogicFolding がこれらの利点を最大限に発揮するには、ハイブリッドボンディングピッチとトップメタルピッチのギア比を比較的低く保つことが有利である。実践的にはおおむね 3 未満であり、一般的に低いほど良い。現在のトップメタルピッチが約 720 nm であることを考慮すると、これはサブ 2 μm のハイブリッドボンディングピッチに相当し、理想的にはギア比約 1 が目標となる。このギア比では、ボンディングインターフェースにおけるバードケージ配線のオーバーヘッドが事実上消失する。このピッチを、必要な重ね合わせ精度 (<0.5 μm)、TSV スケーリング (CD および KOZ がサブ 1.5 μm、ピッチがサブ 6 μm)、および歩留まり (スマート冗長性で約 100%) とともに達成するには、サプライヤーおよびパートナーエコシステム全体にわたる長年のプロセス開発努力が必要であった。

SoC パフォーマンスコアの電力効率が 41% 向上し、最大クロック周波数が約 13% 上昇した。
上部層と下部層の両方に構築された高速グローバル Network-on-Chip データパスにより、データパス面積が 55% 削減され、電力供給の安定性が向上した。
ポストシリコンでのクロックスキュー調整スキームにより、SoC 性能が独立に 5% 以上向上した。
SRAM（アクセス速度、ビットあたりエネルギー、面積がビット線およびワード線長に強く依存する）では、LogicFolding がクリティカルパスを短縮し、ビットあたりのエネルギーを削減し、動作周波数を 40% 以上向上させた。
代表的なプロセッシングコアでは、二層折り畳みアーキテクチャにより、クロックバッファ数が 50% 以上、クロックスキューが 25%、配線長が約 30% 削減された。

これらの利得は、固定デバイスノードにおいて、新しいリソグラフィ工程ではなく、3 次元空間における論理の空間的配置のトポロジカルな再編成によって達成された。

Kirin 2026 に搭載されている LogicFolding の実装は、意図的に保守的である。ハイブリッドボンディングピッチは 1.5 μm に達し、TSV ランディングはトップメタルの 1 層下にのみ進み、折り畳みは設計全体ではなく、主要なクリティカルパスに沿って選択的に適用された。それでも、CPU パフォーマンスコアの周波数は今年 3.1 GHz に戻る。

今後 10 年間で、LogicFolding は局所的なクリティカルパスの折り畳みから、本格的な多層折り畳み（パッケージあたり 3 層、4 層、そしてそれ以上のアクティブ層）へと進化すると予想される。これは、より低温のハイブリッドボンディング（層間の熱予算を緩和）と、TSV ランディングがトップメタルから M6 へと移行すること（これにより、高位ルーティングリソースの 30% 以上が解放される）によって可能となる。2026 年から 2035 年にかけて、トランジスタ密度は 400 MTr/mm² 以上へと上昇すると見込まれる。同時に、LogicFolding により Kirin は CPU コア周波数を大幅に向上させ、4 GHz 以上への道を開く（表 1）。このロードマップは実現可能であり、コスト面でも経済的に viable である。

表 1. Kirin CPU パフォーマンスコアの動作周波数の推移

サイドバー A — LogicFolding 概要

ハイブリッドボンディングピッチ：サブ 2 μm（Kirin 2026 では 1.5 μm、目標ギア比 ≈ 1）
重ね合わせ精度： 0.5 μm 未満
TSV CD/KOZ：サブ 1.5 μm、ピッチサブ 6 μm、故障率 <100 ppm、修復率 99.9%
歩留まり：スマート冗長性により約 100%
トランジスタ密度： 155 → 238 MTr/mm²（単一工程で）
電力効率 / 周波数利得（SoC P-core）： +41% / +13%
SRAM 動作周波数： +40% 以上
代表的なコアにおけるクロックバッファ数 / クロックスキュー / 配線長： −50% / −25% / −30%

ピコ秒からマイクロ秒へ：AI データセンターにおける τ スケーリング

ミリワットのスマートフォン領域で開発された原理が、ギガワット規模の AI トレーニングおよび推論の領域に適用可能かどうかは、当然の疑問である。AI ワークロードは τ スペクトルの逆の端に位置する。単一チップではなく、数百または数千のチップが 1 台のマシンとして動作し、総計算量は過去 10 年間で約 6 桁増加している。

答えは肯定的である。ただし、τ をシステムレベルの目的として扱い、単一のアクセラレータ内ではなく、チェーン全体に適用することが条件となる。

AI 側の τ 議論を形成する 2 つの事実がある。第一に、AI システムは成長を続けている。1 チップから、数十、数百、そしてますます数万チップへと拡大している。第二に、現代の AI システムのエネルギーバジェットと材料バジェットは、計算ではなくデータによって支配されている。大規模 AI クラスターにおけるエネルギーの 80% 以上はデータ移動によって消費され、システムコストの 70% 以上はデータストレージに割り当てられている。この意味は直接的である。データが転送に費やす時間（チップ間、ラック間、およびパッケージ内）を削減することは、計算が計算に費やす時間を削減することと少なくとも同等に重要である。

AI 規模での τ スケーリングは、3 つの協調層を通じて具体化される。システムファブリック（Unified Bus）、近パッケージ型光エンジン（Hi-ONE）、およびパッケージ自体のトポロジカルな再編成（3D Folding）である。

4.1 Unified Bus — τ ファーストのシステムファブリック

従来のマルチノード、マルチアクセラレータアーキテクチャは、複数の積層されたプロトコルを介してデータを移動する。ホストへの PCIe、シャーシ内の NVLink または独自ファブリック、シャーシ間の Ethernet または InfiniBand、そしてその上のソフトウェアスタックリモートメモリアクセスである。各層は、プロトコル変換、追加のシリアル化、追加の DMA バッファ、およびさらなるハンドシェイクを伴う。変換のたびにレイテンシが追加され、信頼性が低下し、追加コストが発生する。

Unified Bus (UB) は、このスタックを単一のプロトコルに置き換える。このプロトコルはシャーシ内およびシャーシ間で動作し、システム全体にわたってネイティブにメモリセマンティクスを公開する完全なピアツーピアファブリックである。データ移動は、メモリセマンティック層での変換不要なピアツーピア伝送に削減され、ハードウェア管理のコヒーレンスがソフトウェアスタックのメッセージパッシングに取って代わる。

測定された利点は約 2 桁である。エンドツーエンドのリモートアクセスレイテンシは、TCP/IP クラススタックに典型的な数十マイクロ秒から約 100 ns に低下する。これは、支配的な通信軸におけるシステム τ の約 500 倍の削減である。ラックスケールでは、これによりシステムは漸近的に単一のファブリックコヒーレントマシン（社内では System-as-One-Chip と呼ばれる）に近づく。

4.2 Hi-ONE — パッケージ上の光 I/O

通信レイテンシが削減されると、次のボトルネックが移る。単一ラック内のチップ密度を高めると、電力密度と信頼性が限界を超え、電気 SerDes も限界を超える。AI チップあたり 400 Gb/s では、銅ケーブルは十分に理解され信頼性がある。しかし、チップあたりマルチ Tb/s になると、銅は物理的に非現実的になる。SerDes 到達距離は短縮し、ケーブルは prohibitively かさばり、パネル設置は実行不可能になり、熱および電力供給マージンは枯渇する。

華為半導体で開発されたアプローチは、High-density Optical-interconnect-Node Engine、Hi-ONE である。これは近パッケージ型光エンジンであり、モジュールあたり 8 Tb/s を提供し、単一光リンク上で AI チップの UB 帯域幅に一致する。これにより、必要な SerDes 到達距離は約 100 cm から約 5 cm に短縮され、かさばるケーブルが排除され、到達距離は 1 メートル未満から 100 メートルに延長される。これにより、分散型ギガワット規模データセンター向けの高密度インターコネクトが物理的に実現可能となる。

Hi-ONE の根底にある設計思想自体が τ スケーリングの議論である。高い信号忠実度のための大規模 DSP の代わりに、Hi-ONE は線形アプローチ（アナログ等化強化ドライバおよびトランスインピーダンスアンプ）を採用し、UB プロトコルが意図的に緩和されたビットエラーレートを許容するようにする。このプロトコル層と物理層間のクロスレイヤートレードオフにより、消費電力、コスト、および集積の複雑さが削減され、τ ファーストの方法論が報いるクロスレイヤートレードオフを典型化している。

4.3 N² 対 N のジレンマ、そして 3D Folding が不可避な理由

AI アクセラレータが 2.5D ファンアウトで止まらない最も深い理由は幾何学的であり、2030 年以降のロードマップを決定するため、明示的に述べる価値がある。

従来の 2.5D AI チップでは、論理ダイがパッケージの中心を占め、HBM スタックと SerDes がそのエッジに配置され、電圧レギュレータがパッケージを囲む。すべてのメモリ信号、すべてのインターコネクト信号、およびすべてのアンペアの供給電流は、ダイのエッジを経由して内部の計算リソースに到達しなければならない。ダイの辺長が N の場合：

計算能力は N²（面積）に比例してスケーリングするが、
メモリ帯域幅、インターコネクト、および電力供給（すべてエッジに沿った 2.5D ファンアウトによって運ばれる）は、N（周長）にのみ比例してスケーリングする。

この 2 次曲線と 1 次曲線の間の拡大する乖離は、ファンアウトジレンマと呼ばれ、基礎となる論理ノードがどれほど進歩しても、2.5D スケーリングの停滞を説明する。トランジスタレベルの改善では、トポロジカルな欠陥を解消できない。

3D Folding は、エッジに制約されたリソースを表面に再配置することで、このジレンマを解決する。電力供給（裏面電力と統合電圧レギュレータによる）、高速メモリ（論理へのハイブリッドボンディングによる）、および光 I/O（近パッケージ型 Hi-ONE による）はすべて、周辺部から垂直面に移行する。そして、一度表面に配置されると、それらは N² でスケーリングし、計算の 2 次的なペースに一致する。パッケージはもはや、メモリと SerDes の周辺ベルトに囲まれた論理ダイではなく、メモリ、ファブリック、電力、論理がすべて一緒にスケーリングする垂直統合スタックとなる。

ロードマップは、この進化を明確なタイムライン上に配置する。おおよそ 2030 年までは、AI アクセラレータ（Ascend SuperPoD ライン — 2025 年の Ascend 910C、2026 年の Ascend 950、およびそれに続く 990）は、チップレット、2.5D ファンアウト、マイクロバンプおよび標準ピッチハイブリッドボンディングによる 3D スタッキングといった、成熟した技術の組み合わせに依存する。2030 年頃、Ascend 990 は LogicFolding を AI アクセラレータクラスに導入し、その時点から 2035 年まで、3D Folding が α の主要な担い手となる。この経路に沿って、ハードウェア集積度は 2035 年までに 100 倍以上増加すると見込まれ、τ の削減はデバイスレベルに集中するのではなく、スタックのすべての層に分散される。

サイドバー B — AI システムスケールにおける τ

UB リモートアクセスレイテンシ：数十 μs → 約 100 ns（約 500 倍の τ 削減）
HiONE モジュールあたりの帯域幅： 8 Tb/s（チップあたり UB 帯域幅に一致）
HiONE SerDes 到達距離：約 100 cm → 約 5 cm、パネル間到達距離： <1 m → 100 m
ファンアウトジレンマ：計算 ∝ N²、周長に制約された BW/I/O/電力 ∝ N
3D Folding： BW、光 I/O、電力供給をエッジから表面に再配置し、N² パリティを回復
2026 年 → 2035 年の予測ハードウェア集積成長率： >100 倍

論理とメモリ：分離から再融合へ

τ スケーリングの一つの含意は、別途議論に値する。その影響は技術的であるだけでなく、産業的でもあるからである。

8086 の時代、業界は標準化されたメモリバスを通じてプロセッサとメモリを意図的に分離した。この分離により、2 つの産業は独立してスケーリングすることが可能になった。プロセッサの性能はムーア曲線に沿って急速に進歩し、一方、メモリベンダーはその傍らで広大な独立市場を発展させた。

AI 時代は、この分離を逆転させつつある。計算密度の継続的な拡大は、メモリ帯域幅、レイテンシ、消費電力、およびパッケージングを限界に押し上げている。HBM、ハイブリッドボンディング、3D スタック SRAM は、単一の根底にある事実の症状である。現代の AI ワークロードでは、データ移動は計算自体と同様に重要であり、論理とメモリは再び緊密な物理的統合へと駆り立てられている。それらが融合するにつれて、サプライチェーンにおける影響力のバランスは、メモリおよびパッケージングベンダーへとシフトしている。

技術的な方向性は明白であるが、経済的な解決はまだ定まっていない。AI ハードウェア時代における永続的な成功は、論理とメモリを技術的に融合し、両産業がその融合の恩恵を長期的に共有できる経済的パートナーシップを確立できる者にもたらされる。これは単なる研究課題ではない。今後 10 年間で業界が取り組むべき構造的問題である。τ スケーリングは、あらゆる分離のクロスレイヤーコストを可視化することで、この問題を先送りできないようにする。

未解決の課題

τ スケーリングを完成されたシステムとして提示するのは誤解を招くであろう。いくつかの実質的な問題が未解決のままであり、ここでそれらを特定することは、進行中の作業を強調し、協力を呼びかけるためである。

ツールチェーンと方法論。今日の EDA は、面積、タイミング、消費電力が 3 つの別々の軸に沿って最適化され、システム τ は残差として現れる時代に開発された。本格的な LogicFolding には、ツールチェーンが複数の積層ダイを単一の連続した設計エンティティとして扱うこと、すなわち、論理をブロック粒度ではなくセル粒度で分割し、統合コスト関数のもとで全ボリュームに配置し、垂直インターコネクトの寄生要素、KOZ 除外領域、ウェハ間プロセスばらつきが複雑に相互作用するダイ間パスにおいてタイミングクロージャを実行することが必要であり、これは従来の 2D トレーニング済みツールでは適切に対処できない。有用な結果を生成する予備的な内部ツールが開発されており、方法論の詳細は数ヶ月以内に公開される予定である。τ ネイティブなツールチェーン（オープン、マルチフィジックス、3D ネイティブ）は、今後 10 年間で最も重要なイネーブリング投資である。

ウェハ間プロセスばらつき。LogicFolding は、潜在的に異なるロット、場合によっては異なるノードのウェハをボンディングする。Vth、駆動電流、および配線 RC におけるウェハ間ばらつきは、ウェハ内ばらつきよりも実質的に大きく、最も顕著に影響するのはクロック分配とホールドタイムマージンである。スマート冗長性、適応補償、および τ 対応のサインフローフローが、対応策の必要な構成要素である。

垂直インターコネクトオーバーヘッド。すべてのハイブリッドボンドとすべての TSV は、有限の抵抗および容量ペナルティを伴い、TSV KOZ は標準セルを排除する。したがって、LogicFolding は、単純な不等式によって層ごとに正当化されなければならない。

この閾値は、モバイルのクリティカルパスとメモリに関しては既に超えられており、この閾値はワークロードに依存し、ボンディングピッチが縮小するにつれて境界も変動します。

エネルギー. τ（タウ）は時間の法則であり、ジュールの法則ではありません。10 倍高速に動作するが消費電力も 10 倍大きいスーパーノードは、スケーリングの原理には反しませんが、グリッド容量を超えます。したがって、τ スケーリングにはエネルギー面での対応が必要です。すなわち、スタックオーバーヘッドを排除するメモリセマンティックファブリック、1 ビットあたりのピコジュールを桁違いに削減する近接/共通パッケージ光技術、背面電源供給、イン/ニアメモリコンピューティング、そして τ の余裕を電力と交換する訓練された実践（データセンター規模の DVFS — スマートフォンのバッテリー持続時間を実現したのと同じメカニズム）です。重要な点として、τ の余裕そのものが、その方向に割り当てられた場合にはエネルギーの余裕を提供します。

ベンチマーク. 現在の業界標準ベンチマーク — Linpack、MLPerf、SPEC — は、ワークロードごとに単一のスカラー値で十分だった時代に設計されました。τ スケーリングの時代には、τ プロファイルベンチマーク、すなわちシステムの各層で支配的な τ とその層に残された余裕を明らかにするベクトルが必要です。支配的な τ の層は、定義上、次なる投資先となります。

7. 6 年を経て、10 年先へ

2020 年 5 月から 2026 年 5 月までの間に、Huawei Semiconductor はモバイル、AI、自動車、産業、インフラストラクチャ市場向けに 381 個のチップを設計し量産化しました。このポートフォリオ全体を通じて、τ スケーリングの理論は有効でした。

デバイスおよび回路層では、トランジスタ密度は 2031 年までに 155 から 400+MTr/mm² に向けて上昇しています。
チップ層では、LogicFolding により、最先端モバイル SoC において、固定デバイスノードでクリティカルパス周波数、電力効率、密度が向上し続けられることが実証されました。
システム層では、Unified Bus と Hi-ONE により、数百マイクロ秒の通信 τ が数百ナノ秒に圧縮可能であり、マルチラック AI クラスタが単一のコヒーレントマシンとして動作できることが実証されました。
将来を見据えると、CPU パフォーマンスコアの周波数は 2029 年までに 4 GHz 以上が見込まれ、Kirin SoC の効率は通常使用下で 3 ～ 5 年以内に 2 倍以上に向上すると予測され、AI ハードウェア統合は 2035 年までに 100 倍以上の成長が見込まれます。

個々の製品を超えた、より深い主張は方法論に関わるものです。τ スケーリングは、Dennard の法則以来、スタック全体に共通の最適化目標を与える最初のスケーリング原理です。これは、プロセス技術者、回路設計者、アーキテクト、システムエンジニア、ソフトウェアチームに対し、これらのコミュニティが現在同じ量を同一の単位で最適化しており、単一層での改善はシステムの τ に波及して初めて考慮されることを示しています。また、業界の戦略家や資本配分者に対し、次の投資はノードではなく τ に従うべきであり、競争力のあるパフォーマンスを得るために常に最先端のリソグラフィに留まる必要はもはやなく、パッケージング、メモリ帯域幅、ファブリック設計が、かつて最先端ロジックノードだけが担っていた戦略的重みを持つようになったことを示しています。

「ムーアの法則」を「進歩」と同義語として扱うよう教育されてきたエンジニアの世代にとって、これは困難な移行です。幾何学的な時代は実際に終焉を迎えました。その事実を否定することは実行可能な戦略ではありません。小型化による加速の時代は、多層電子システム全体にわたる τ 最適化による加速の時代へと移行しつつあります。そして、今後 6 ～ 10 年で τ を主要な目的として採用する企業、研究グループ、エコシステムが、その後の 10 年のコンピューティングの姿を決定するでしょう。

今後 10 年の作業範囲は明確です。未解決の疑問は多く残されており、単一の組織だけではそれらに対処できません。ツールチェーン、標準、ベンチマーク、デバイス物理、経済モデルにはすべて、一社を超えた貢献が必要です。したがって、この見解は現場からの報告書であると同時に、招待状としても意図されています。

今後のロードマップは困難ですが、方向性は明白です。

著者

何庭波（Tingbo He）氏は、Huawei の半導体事業を率いています。彼女が指揮するチームは、2020 年から 2026 年にかけてモバイル、AI、自動車、インフラ市場向けに 381 個のチップを設計・量産化し、本稿で説明されている τ スケーリング方法論、LogicFolding、UnifiedBus、Hi-ONE テクノロジーの源となっています。

謝辞

この見解は、Huawei Semiconductor とそのファウンドリ、装置、EDA、システムパートナーからなるエコシステム全体の何千人ものエンジニアによる 6 年間の作業に基づいています。著者は、この作業を可能にした忍耐強い顧客に感謝します。

参考文献

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