Lý thuyết co giãn thời gian cho các hệ thống điện tử đa lớp

Tingbo He

Huawei

Tóm tắt

Trong sáu thập kỷ, định luật thu nhỏ hình học của Moore đã thúc đẩy sự tiến bộ trong lĩnh vực bán dẫn. Thỏa thuận chung của ngành đó không còn hiệu lực: lợi nhuận từ việc thu nhỏ kích thước thuần túy đã đi ngang, ngân sách thiết kế ở tiến trình tiên tiến nhất vượt quá một tỷ đô la cho mỗi chip, và chi phí trên mỗi bóng bán dẫn tại các nút công nghệ tiên tiến nhất không còn giảm nữa. Quan điểm này đề xuất một nguyên lý thu nhỏ kế nhiệm — τ scaling — áp dụng chính thời gian, thay vì diện tích bóng bán dẫn, làm thước đo tiến bộ chính, sử dụng một hằng số thời gian đặc trưng duy nhất τ làm mục tiêu tối ưu hóa thống nhất trên mười hai bậc độ lớn, từ một bóng bán dẫn chuyển mạch đến một khối lượng công việc trong trung tâm dữ liệu. Hai minh chứng ở quy mô sản xuất được trình bày. Trên một SoC di động, LogicFolding — một phương pháp luận phân chia các mạch số, tương tự và bộ nhớ trên các tầng hoạt động xếp chồng theo chiều dọc — mang lại mức tăng 55% về mật độ bóng bán dẫn và mức tăng 41% về hiệu suất năng lượng tại một nút công nghệ thiết bị cố định. Trên các hệ thống AI, một ngăn xếp được đồng thiết kế bao gồm bus Unified Bus với ngữ nghĩa bộ nhớ, I/O quang Hi-ONE gần gói và 3D Folding từ cạnh đến bề mặt dự kiến mang lại mức tăng trưởng hơn 100 lần về tích hợp phần cứng vào năm 2035. Tuyên bố sâu sắc hơn là về phương pháp luận: τ scaling là nguyên lý thu nhỏ đầu tiên kể từ Dennard thiết lập một mục tiêu tối ưu hóa chung trên toàn bộ ngăn xếp máy tính.

Mở đầu

Kể từ giữa những năm 1960, ngành công nghiệp bán dẫn đã đo lường sự tiến bộ bằng nanomet. Mỗi mười tám tháng, các bóng bán dẫn lại nhỏ đi, tần số tăng lên và chi phí cho mỗi cổng logic giảm xuống. Định luật Moore hoạt động như một quan sát thực nghiệm và giúp thiết lập một thỏa thuận chung của ngành mà toàn bộ ngăn xếp máy tính được xây dựng dựa trên đó. Thỏa thuận chung của ngành đó không còn hiệu lực. Ngoài nút công nghệ 7 nm, việc thu nhỏ hình học không còn mang lại cổ tức lịch sử của nó. Các công cụ in khắc đang tiến gần đến giới hạn vật lý của việc tạo mẫu, khấu hao EUV chiếm ưu thế trong chi phí tấm bán dẫn, và đường cong giá trên mỗi bóng bán dẫn đã đi ngang — và trong một số trường hợp đã đảo ngược. Đối với các tổ chức bị hạn chế tiếp cận các công cụ in khắc tiên tiến nhất, ràng buộc đã trở nên chặt chẽ hơn sớm hơn và tác động mạnh mẽ hơn.

Do đó, câu hỏi trung tâm của ngành đã thay đổi. Nó không còn là "bóng bán dẫn có thể thu nhỏ thêm bao xa?" nữa. Nó là "cái gì nên được thu nhỏ, và nhằm mục tiêu nào?"

Trong sáu năm qua, nhóm tác giả tại Huawei Semiconductor đã nghiên cứu câu hỏi này trên silicon trên các SoC di động, bộ tăng tốc AI, khung kết nối hệ thống và đóng gói. Kết luận là câu trả lời không nằm ở một nút công nghệ khác, cũng không phải ở một kiến trúc bóng bán dẫn khác, mà nằm ở sự thay đổi của chính mục tiêu tối ưu hóa chính. Quan điểm này cho rằng thập kỷ tới của sự tiến hóa hệ thống điện tử nên được hướng dẫn không phải bởi thu nhỏ hình học, mà bởi thu nhỏ thời gian — sự giảm thiểu có hệ thống một hằng số thời gian đặc trưng duy nhất τ trên mọi lớp của ngăn xếp, từ một bóng bán dẫn chuyển mạch trong một pico giây đến một khối lượng công việc trong trung tâm dữ liệu phản hồi trong một giây.

Luận điểm cho τ scaling được phát triển dưới đây như một phương pháp luận khoa học và một lộ trình công nghiệp, dựa trên những bài học từ 381 chip được đưa vào sản xuất hàng loạt từ tháng 5 năm 2020 đến tháng 5 năm 2026.

1. Sự kết thúc của Kỷ nguyên Hình học

Trong phần lớn lịch sử của mình, ngành công nghiệp bán dẫn chỉ có một nhiệm vụ: làm cho bóng bán dẫn nhỏ hơn. Quan sát năm 1965 của Gordon Moore — rằng mật độ bóng bán dẫn tăng gấp đôi khoảng mỗi hai năm — đã được bổ sung một thập kỷ sau bởi lý thuyết thu nhỏ của Robert Dennard, lý thuyết này đã thiết lập rằng việc thu nhỏ tỷ lệ thuận của điện áp và kích thước có thể duy trì một điện trường không đổi. Cùng nhau, thu nhỏ hình học và thu nhỏ Dennard đã mang lại những cải tiến theo cấp số nhân về hiệu suất trên mỗi watt và hiệu suất trên mỗi đô la trong gần năm thập kỷ.

Sự sắp xếp này đã bị phá vỡ trong hai giai đoạn. Khoảng năm 2005, thu nhỏ Dennard bị phá vỡ trước: điện áp không còn thu nhỏ theo tỷ lệ với kích thước tính năng, và kỷ nguyên silicon tối bắt đầu. Thu nhỏ hình học tồn tại lâu hơn, được duy trì bởi FinFET và sau đó là các kiến trúc thiết bị gate-all-around (GAA). Tuy nhiên, ngoài 7 nm, lợi nhuận từ việc thu nhỏ kích thước thuần túy đã đi ngang. Các lý do hiện đã được ghi chép rõ ràng: bão hòa vận tốc làm giảm sự phụ thuộc của độ trễ nội tại vào chiều dài kênh từ bậc hai xuống tuyến tính; điện trở ký sinh và điện dung của các kết nối nội bộ cục bộ ngày càng chi phối ngân sách độ trễ của ô tiêu chuẩn; chi phí mặt nạ, khấu hao EUV và độ phức tạp của quy tắc thiết kế đã đẩy ngân sách thiết kế chip tiên tiến vượt quá một tỷ đô la cho mỗi chip tại nút công nghệ 2 nm.

Các hậu quả kinh tế cũng không kém phần hiển nhiên. Chi phí trên mỗi bóng bán dẫn đã đi ngang tại các nút công nghệ tiên tiến và, ở vị trí dẫn đầu, hiện đang tăng lên. Thỏa thuận chung của ngành đã duy trì năm mươi năm qua — nhiều bóng bán dẫn hơn với chi phí thấp hơn mỗi thế hệ — không còn hiệu lực.

Đối với Huawei Semiconductor, sự chuyển đổi này đến với một ràng buộc bổ sung: hạn chế tiếp cận các công cụ in khắc tiên tiến nhất. Giả định rằng một nút công nghệ khác sẽ giải quyết vấn đề không còn khả thi nữa. Sáu năm trước, lộ trình hình học đã đạt đến cao nguyên, buộc phải đặt ra một câu hỏi cơ bản hơn — một câu hỏi mà, nhìn lại, cuối cùng toàn bộ ngành sẽ phải đối mặt.

1. Thời gian, Không phải Không gian: Đồng tiền thực sự của Kỷ nguyên Moore

Rút gọn đến tác động cốt lõi của nó đối với người dùng cuối, Định luật Moore chưa bao giờ thực sự nói về hình học. Các bóng bán dẫn nhỏ hơn đã cải thiện hiệu suất hệ thống vì chúng chuyển mạch nhanh hơn. Các kết nối nội bộ dày đặc hơn đã cải thiện hiệu suất vì các tín hiệu đi qua khoảng cách ngắn hơn. Tích hợp cao hơn đã cải thiện hiệu suất vì dữ liệu vượt qua ít ranh giới hơn. Điều mà mỗi thế hệ mang lại, về bản chất, là sự giảm thiểu thời gian — pico giây đến nano giây ở thiết bị, nano giây đến micro giây ở chip, micro giây đến giây ở hệ thống. Thu nhỏ không gian chỉ đơn thuần phục vụ như một công cụ để nén thời gian.

Một khi điều này được nhận ra, một sự tái khung hiển nhiên sẽ tự xuất hiện. Bản thân thời gian nên được áp dụng làm thước đo chính. Một hằng số thời gian đặc trưng τ có thể được xác định tại mọi lớp của ngăn xếp — bóng bán dẫn, mạch, chip và hệ thống — và việc giảm thiểu nó được coi là mục tiêu tối ưu hóa thống nhất. Khi đó, thu nhỏ hình học trở thành một kỹ thuật trong số nhiều kỹ thuật để giảm τ, thay vì là kỹ thuật duy nhất.

Nguyên lý này được gọi là τ scaling, và được đề xuất ở đây như nguyên lý kế nhiệm cho thu nhỏ hình học Moore làm nguyên tắc chỉ đạo của quá trình tiến hóa bán dẫn. Về mặt hình thức, τ được coi là một cấu trúc phân lớp phân rã như

• Bóng bán dẫn: độ trễ chuyển mạch nội tại, được giải quyết thông qua tăng cường độ linh động, kỹ thuật biến dạng, cổng high-κ/kim loại và kiến trúc GAA, và ngày càng nhiều, thông qua việc giảm R và C ký sinh của các kết nối nội bộ cục bộ, hiện vượt quá thời gian vận chuyển nội tại vài lần.
• Mạch: độ trễ lan truyền RC dọc theo các đường tín hiệu, được giải quyết thông qua các dây dẫn có điện trở suất thấp hơn, chất điện môi low-κ, và — quan trọng nhất — thông qua việc giảm chiều dài dây nhờ tích hợp theo chiều dọc.
• Chip: độ trễ tính toán và truy cập bộ nhớ, được giải quyết thông qua các lựa chọn kiến trúc, độ sâu đường ống, phân cấp bộ nhớ và các khung kết nối trên chip.
• Hệ thống: thời gian nhắn tin và đồng bộ hóa đầu cuối, được giải quyết thông qua cấu trúc liên kết kết nối, ngăn xếp giao thức và thiết kế khung kết nối.

trong đó hệ số thu nhỏ α phụ thuộc vào ứng dụng, không phổ quát. Kinh nghiệm sản xuất cho đến nay chỉ ra α ≈ 1,3 lần mỗi năm cho các thiết bị di động bị ràng buộc về năng lượng, ≈ 1,5 lần mỗi năm cho các hệ thống tự hành an toàn nghiêm ngặt và lên đến 10 lần mỗi năm cho khối lượng công việc AI, nơi thông lượng chuyển đổi trực tiếp thành giá trị kinh tế.

Điều làm cho τ trở thành một thước đo chính hữu ích, thay vì chỉ là một sự đổi tên của các thước đo hiện có, là nó là cùng một thước đo trên toàn bộ ngăn xếp. Tần số, độ trễ, băng thông và thông lượng đều được điều chỉnh bởi τ tại các lớp tương ứng của chúng. Một kỹ sư quy trình, một nhà thiết kế mạch và một kiến trúc sư hệ thống có thể tranh luận về cùng một đại lượng trong các đơn vị giống hệt nhau. τ là ngôn ngữ cho phép đồng tối ưu hóa ngăn xếp đầu cuối — và kỷ nguyên tối ưu hóa độc lập tại mỗi lớp, với thời gian chỉ là kết quả dư thừa, đã kết thúc.

1. LogicFolding: Một Bằng chứng trên SoC Di động

Thử nghiệm quy mô sản xuất đầu tiên của τ scaling được tiến hành trên thiết bị di động. Một SoC điện thoại thông minh là trường hợp bất thường trong đó một chip cấu thành toàn bộ hệ thống. Song song hóa đa ổ cắm là không khả dụng; không có khung kết nối nghìn nút nào có thể che giấu một liên kết chậm. Tất cả hiệu suất được cung cấp cho người dùng đều bắt nguồn từ một đế duy nhất, trong giới hạn năng lượng vài watt, chịu các giới hạn nhiệt do các ràng buộc về hệ số dạng cầm tay đặt ra.

Sau năm 2020, khi quyền truy cập vào các nút công nghệ tiên tiến bị hạn chế, câu hỏi hoạt động trở thành: với nút công nghệ cố định, làm thế nào để tiếp tục cung cấp các cải tiến từ thế hệ này sang thế hệ khác trên một đế duy nhất?

Câu trả lời nổi lên được gọi là LogicFolding.

Định nghĩa. LogicFolding là một phương pháp luận thiết kế phân chia các mạch số, tương tự và bộ nhớ qua các tầng hoạt động xếp chồng theo chiều dọc để đồng thời tối ưu hóa hiệu suất, năng lượng và diện tích theo nguyên lý thu nhỏ thời gian.

Các mạch số chia thành logic tổ hợp — mạng Boolean giữa các thanh ghi — và logic tuần tự — các flip-flop giữ trạng thái. Trần hiệu suất của một hệ thống số được đặt bởi độ trễ đường dẫn tới hạn giữa các tầng flip-flop liền kề, đến lượt nó lại bị chi phối bởi RC kết nối nội bộ và số lượng cổng dọc theo đường dẫn đó. Tối ưu hóa thông thường đặt các cổng trong một mặt phẳng và định tuyến dây qua một ngăn xếp kim loại bên trên; dây càng dài, RC ký sinh càng lớn và đường dẫn tới hạn càng chậm.

LogicFolding từ bỏ giả định phẳng. Các cổng đường dẫn tới hạn được phân phối trên hai (và cuối cùng là nhiều hơn) tầng hoạt động xếp chồng theo chiều dọc, được kết nối thông qua liên kết lai bước siêu mịn. Từ góc nhìn của nhà thiết kế mạch, hai tầng hoạt động như một cấu trúc liên tục duy nhất, với các ô được phân phối qua ranh giới tấm bán dẫn như thể nó là một lớp kim loại bổ sung. Các dây tín hiệu trở nên ngắn hơn đáng kể, RC ký sinh giảm mạnh, độ trễ đồng hồ thắt chặt hơn và chip hoạt động ở tần số đồng hồ cao hơn tại cùng một nút công nghệ thiết bị.

Để giúp LogicFolding đạt được những lợi ích này, sẽ có lợi khi giữ tỷ số truyền động giữa bước liên kết lai và bước kim loại trên cùng ở mức tương đối thấp — trong thực tế là dưới 3, với tỷ số thấp hơn thường là tốt hơn. Với bước kim loại trên cùng hiện tại khoảng 720 nm, điều này chuyển thành bước liên kết lai dưới 2 μm — và lý tưởng là tỷ số truyền động khoảng 1, tại đó chi phí định tuyến lồng chim ở giao diện liên kết lai thực tế biến mất. Việc đạt được bước này, cùng với độ chính xác chồng lớp yêu cầu (<0,5 μm), thu nhỏ TSV (CD và KOZ dưới 1,5 μm, bước dưới 6 μm) và năng suất (~100% với dự phòng thông minh), đòi hỏi nỗ lực phát triển quy trình nhiều năm trên toàn bộ hệ sinh thái nhà cung cấp và đối tác.

• Hiệu suất năng lượng của lõi hiệu suất SoC được cải thiện 41% và tần số đồng hồ tối đa tăng gần 13%.
• Một đường dẫn dữ liệu Network-on-Chip tốc độ cao toàn cầu được xây dựng trên cả tầng trên và tầng dưới đã giảm 55% diện tích đường dẫn dữ liệu, với sự ổn định cung cấp năng lượng được cải thiện.
• Một sơ đồ điều chỉnh độ trễ đồng hồ sau silicon đã đóng góp hơn 5% hiệu suất SoC một cách độc lập.
• Trên SRAM — nơi tốc độ truy cập, năng lượng trên mỗi bit và diện tích phụ thuộc nhiều vào chiều dài đường bit và đường word — LogicFolding đã rút ngắn các đường dẫn tới hạn, giảm năng lượng trên mỗi bit và tăng tần số hoạt động lên hơn 40%.
• Trên một lõi xử lý đại diện, kiến trúc gấp hai lớp đã giảm số lượng bộ đệm đồng hồ hơn 50%, độ trễ đồng hồ 25% và chiều dài dây khoảng 30%.

Những lợi ích này đạt được tại một nút công nghệ thiết bị cố định, không phải thông qua một bước in khắc mới mà thông qua một sự tổ chức lại cấu trúc liên kết của sự phân bố không gian của logic trong ba chiều.

Việc triển khai LogicFolding vận chuyển trong Kirin 2026 là có chủ đích thận trọng. Bước liên kết lai đạt 1,5 μm; việc hạ cánh TSV chỉ tiến một bước dưới kim loại trên cùng; việc gấp được áp dụng có chọn lọc dọc theo các đường dẫn tới hạn chính thay vì trên toàn bộ thiết kế. Mặc dù vậy, tần số lõi hiệu suất CPU quay trở lại mức 3,1 GHz trong năm nay.

Trong thập kỷ tới, LogicFolding dự kiến sẽ phát triển từ việc gấp đường dẫn tới hạn cục bộ thành việc gấp nhiều lớp quy mô đầy đủ — ba, bốn và nhiều tầng hoạt động hơn trên mỗi gói — được kích hoạt bởi liên kết lai nhiệt độ thấp hơn (nới lỏng ngân sách nhiệt qua các tầng) và bằng cách hạ cánh TSV di chuyển từ kim loại trên cùng xuống M6, giải phóng hơn 30% tài nguyên định tuyến cấp cao. Từ năm 2026 đến năm 2035, mật độ bóng bán dẫn được dự báo sẽ tăng lên 400 MTr/mm² và hơn nữa. Đồng thời, LogicFolding cho phép Kirin tăng đáng kể tần số lõi CPU và mở đường cho 4 GHz và hơn nữa (Bảng 1). Lộ trình này khả thi và, về mặt chi phí, khả thi về mặt kinh tế.

Bảng 1. Xu hướng tần số hoạt động của lõi hiệu suất CPU Kirin.

Thanh bên A — Tổng quan về LogicFolding

• Bước liên kết lai: dưới 2 μm (1,5 μm trong Kirin 2026; tỷ số truyền động mục tiêu ≈ 1)
• Độ chính xác chồng lớp: dưới 0,5 μm
• CD/KOZ TSV: dưới 1,5 μm; bước dưới 6 μm; tỷ lệ hỏng hóc <100 ppm; tỷ lệ sửa chữa 99,9%
• Năng suất: ~100% với dự phòng thông minh
• Mật độ bóng bán dẫn: 155 → 238 MTr/mm² trong một bước duy nhất
• Hiệu suất năng lượng / tăng tần số (lõi P SoC): +41% / +13%
• Tần số hoạt động SRAM: +40%+
• Số lượng bộ đệm đồng hồ / độ trễ đồng hồ / chiều dài dây trên một lõi đại diện: −50% / −25% / −30%

1. Từ Pico giây đến Micro giây: τ Scaling trong Trung tâm Dữ liệu AI

Một câu hỏi tự nhiên là liệu một nguyên lý được phát triển trong chế độ milliwatt của điện thoại thông minh có tồn tại được khi chuyển sang chế độ gigawatt của khối lượng công việc huấn luyện và suy luận AI hay không. Khối lượng công việc AI chiếm đầu đối diện của phổ τ: không phải một chip đơn lẻ mà là hàng trăm hoặc hàng nghìn chip hoạt động như một máy duy nhất, với sức mạnh tính toán tổng hợp tăng khoảng sáu bậc độ lớn trong thập kỷ qua.

Câu trả lời là khẳng định — với điều kiện τ được coi là mục tiêu cấp hệ thống và được áp dụng trên toàn bộ chuỗi, thay vì trong một bộ tăng tốc duy nhất.

Hai sự thật định hình khía cạnh AI của lập luận τ. Thứ nhất, các hệ thống AI tiếp tục phát triển — từ một chip, đến hàng chục, hàng trăm và ngày càng lên đến hàng chục nghìn. Thứ hai, ngân sách năng lượng và ngân sách vật liệu của các hệ thống AI hiện đại bị chi phối bởi dữ liệu, không phải bởi tính toán. Hơn 80% năng lượng trong một cụm AI lớn được tiêu thụ bởi việc di chuyển dữ liệu; hơn 70% chi phí hệ thống được phân bổ cho lưu trữ dữ liệu. Hàm ý trực tiếp: giảm thời gian dữ liệu trong quá trình vận chuyển — giữa các chip, giữa các giá đỡ và trong gói — ít nhất cũng quan trọng như giảm thời gian tính toán tính toán.

τ scaling được thể hiện ở quy mô AI thông qua ba lớp phối hợp: một khung kết nối hệ thống (Unified Bus), một động cơ quang học gần gói (Hi-ONE) và một tổ chức lại cấu trúc liên kết của chính gói (3D Folding).

4.1 Unified Bus — Một Khung kết nối Hệ thống Ưu tiên τ

Các kiến trúc đa nút, đa bộ tăng tốc truyền thống di chuyển dữ liệu qua nhiều giao thức xếp chồng: PCIe đến máy chủ, NVLink hoặc các khung kết nối độc quyền trong khung máy, Ethernet hoặc InfiniBand giữa các khung máy và truy cập bộ nhớ từ xa của ngăn xếp phần mềm ở trên cùng. Mỗi lớp kéo theo một chuyển đổi giao thức, tuần tự hóa bổ sung, một bộ đệm DMA thêm và một bắt tay nữa. Mọi chuyển đổi đều làm tăng độ trễ, giảm độ tin cậy và phát sinh thêm chi phí.

Unified Bus (UB) thay thế ngăn xếp này bằng một giao thức duy nhất hoạt động trong và xuyên suốt khung máy — một khung kết nối ngang hàng hoàn toàn hiển thị ngữ nghĩa bộ nhớ một cách tự nhiên trên toàn bộ hệ thống. Việc di chuyển dữ liệu được giảm xuống thành truyền dẫn ngang hàng không chuyển đổi ở lớp ngữ nghĩa bộ nhớ, với mạch lạc do phần cứng quản lý thay vì truyền thông điệp của ngăn xếp phần mềm.

Lợi ích đo được là khoảng hai bậc độ lớn: độ trễ truy cập từ xa đầu cuối giảm từ hàng chục micro giây điển hình của các ngăn xếp lớp TCP/IP xuống còn khoảng 100 ns — giảm τ hệ thống ~500 lần dọc theo trục giao tiếp chi phối. Ở quy mô giá đỡ, điều này đưa hệ thống tiến gần đến một máy duy nhất, mạch lạc về khung kết nối — được chỉ định nội bộ là System-as-One-Chip.

4.2 Hi-ONE — I/O Quang tại Gói

Khi độ trễ giao tiếp được giảm bớt, nút thắt cổ chai tiếp theo sẽ chuyển dịch. Việc tăng mật độ chip trong một giá đỡ duy nhất đẩy mật độ năng lượng và độ tin cậy vượt quá giới hạn của chúng — và đẩy SerDes điện vượt quá giới hạn của chúng. Ở tốc độ 400 Gb/s cho mỗi chip AI, cáp đồng vẫn được hiểu rõ và đáng tin cậy. Ở tốc độ đa Tb/s cho mỗi chip, đồng trở nên bất khả thi về mặt vật lý: tầm với SerDes co lại, cáp trở nên cồng kềnh không khả thi, việc lắp đặt bảng điều khiển trở nên bất khả thi và các biên nhiệt và cung cấp năng lượng bị cạn kiệt.

Cách tiếp cận được phát triển tại Huawei Semiconductor là High-density Optical-interconnect-Node Engine, Hi-ONE — một động cơ quang học gần gói cung cấp 8 Tb/s mỗi mô-đun, khớp với băng thông UB của một chip AI trên một liên kết quang duy nhất. Nó giảm tầm với SerDes yêu cầu từ ~100 cm xuống còn ~5 cm, loại bỏ cáp cồng kềnh và mở rộng tầm với từ dưới một mét lên 100 mét — làm cho khả năng kết nối mật độ cao cho các trung tâm dữ liệu phân tán, quy mô gigawatt có thể thực hiện được về mặt vật lý.

Triết lý thiết kế cơ bản của Hi-ONE tự nó là một lập luận τ scaling. Thay vì một DSP nặng nề cho độ trung thực tín hiệu cao, Hi-ONE áp dụng một cách tiếp cận tuyến tính — một trình điều khiển tăng cường cân bằng tương tự và bộ khuếch đại trở kháng truyền — và cho phép giao thức UB chịu đựng tỷ lệ lỗi bit được nới lỏng có chủ đích. Sự đánh đổi xuyên lớp này giữa lớp giao thức và lớp vật lý làm giảm năng lượng, chi phí và độ phức tạp tích hợp, và là hình ảnh thu nhỏ của sự đánh đổi xuyên lớp mà một phương pháp luận ưu tiên τ khen thưởng.

4.3 Thế tiến thoái lưỡng nan N²-vs-N, và Tại sao 3D Folding là Không thể tránh khỏi

Lý do sâu xa nhất khiến các bộ tăng tốc AI sẽ không dừng lại ở fan-out 2.5D là hình học, và đáng được nêu rõ ràng vì nó xác định lộ trình sau năm 2030.

Trong một chip AI 2.5D thông thường, đế logic chiếm trung tâm của gói, các ngăn xếp HBM và SerDes xếp dọc theo các cạnh của nó và các bộ điều chỉnh điện áp bao quanh gói. Mọi tín hiệu bộ nhớ, mọi tín hiệu kết nối nội bộ và mọi ampe dòng điện cung cấp phải đi qua cạnh của đế để đến các tài nguyên tính toán bên trong. Nếu đế có chiều dài cạnh N, thì:

• dung lượng tính toán tỷ lệ với N² (diện tích),
• nhưng băng thông bộ nhớ, kết nối nội bộ và cung cấp năng lượng — tất cả được mang bởi fan-out 2.5D dọc theo cạnh — chỉ tỷ lệ với N (chu vi).

Sự khác biệt ngày càng rộng giữa các đường cong bậc hai và tuyến tính này tạo thành thế tiến thoái lưỡng nan fan-out, và nó giải thích cho sự ngừng trệ của việc thu nhỏ 2.5D bất kể nút logic cơ bản trở nên tích cực đến mức nào. Không có cải tiến cấp độ bóng bán dẫn nào khắc phục được thâm hụt cấu trúc liên kết.

3D Folding giải quyết thế tiến thoái lưỡng nan này bằng cách di dời các tài nguyên gắn với cạnh lên các bề mặt. Cung cấp năng lượng (thông qua nguồn điện phía sau và bộ điều chỉnh điện áp tích hợp), bộ nhớ tốc độ cao (thông qua liên kết lai với logic) và I/O quang (thông qua Hi-ONE gần gói) tất cả đều di chuyển từ chu vi sang bề mặt dọc — và, một khi nằm trên bề mặt, chúng tỷ lệ với N², phù hợp với tốc độ bậc hai của tính toán. Gói không còn là một đế logic được bao quanh bởi một vành đai chu vi gồm bộ nhớ và SerDes; nó trở thành một ngăn xếp tích hợp theo chiều dọc trong đó bộ nhớ, khung kết nối, năng lượng và logic đều phát triển cùng nhau.

Lộ trình đặt quá trình tiến hóa này trên một mốc thời gian rõ ràng. Cho đến khoảng năm 2030, các bộ tăng tốc AI (dòng Ascend SuperPoD — Ascend 910C vào năm 2025, Ascend 950 vào năm 2026 và 990 tiếp theo) dựa trên sự kết hợp của các kỹ thuật trưởng thành: chiplet, fan-out 2.5D và xếp chồng 3D thông qua micro-bump và liên kết lai bước tiêu chuẩn. Khoảng năm 2030, Ascend 990 sẽ giới thiệu LogicFolding vào lớp bộ tăng tốc AI, và từ thời điểm đó 3D Folding trở thành phương tiện chính của α cho đến năm 2035. Dọc theo con đường này, tích hợp phần cứng được dự báo sẽ tăng hơn 100 lần vào năm 2035, với việc giảm τ được phân phối trên mọi lớp của ngăn xếp thay vì tập trung ở cấp độ thiết bị.

Thanh bên B — τ ở Quy mô Hệ thống AI

• Độ trễ truy cập từ xa UB: ~10s μs → ~100 ns (≈ giảm τ 500 lần)
• Băng thông mỗi mô-đun HiONE: 8 Tb/s (khớp với băng thông UB mỗi chip)
• Tầm với SerDes HiONE: ~100 cm → ~5 cm; tầm với bảng nối bảng: <1 m → 100 m
• Thế tiến thoái lưỡng nan fan-out: tính toán ∝ N², BW/I/O/năng lượng gắn chu vi ∝ N
• 3D Folding: di dời BW, I/O quang và cung cấp năng lượng từ các cạnh lên các bề mặt, khôi phục tính ngang hàng N²
• Tăng trưởng tích hợp phần cứng dự báo 2026 → 2035: >100×

1. Logic và Bộ nhớ: Từ Tách rời đến Tái hợp nhất

Một hàm ý của τ scaling cần được thảo luận riêng, bởi vì hậu quả của nó vừa mang tính công nghiệp vừa mang tính kỹ thuật.

Trong kỷ nguyên 8086, ngành công nghiệp đã cố tình tách rời bộ xử lý và bộ nhớ thông qua các bus bộ nhớ được tiêu chuẩn hóa. Sự tách rời đó cho phép hai ngành công nghiệp phát triển độc lập: hiệu suất bộ xử lý tiến bộ nhanh chóng dọc theo đường cong Moore, trong khi các nhà cung cấp bộ nhớ phát triển một thị trường rộng lớn, riêng biệt cùng với nó.

Kỷ nguyên AI đang đảo ngược sự tách rời này. Sự mở rộng liên tục của mật độ tính toán đang đẩy băng thông bộ nhớ, độ trễ, năng lượng và đóng gói đến giới hạn của chúng. HBM, liên kết lai và SRAM xếp chồng 3D là các triệu chứng của một sự thật cơ bản duy nhất: đối với khối lượng công việc AI hiện đại, di chuyển dữ liệu cũng quan trọng như tính toán, và logic và bộ nhớ một lần nữa đang bị đẩy vào tích hợp vật lý chặt chẽ. Khi chúng hợp nhất, sự cân bằng ảnh hưởng trong chuỗi cung ứng đang chuyển dịch về phía các nhà cung cấp bộ nhớ và đóng gói.

Hướng đi công nghệ là rõ ràng, nhưng giải pháp kinh tế vẫn chưa được ấn định. Thành công lâu dài trong kỷ nguyên phần cứng AI sẽ thuộc về những ai có thể hợp nhất logic và bộ nhớ về mặt công nghệ và thiết lập một quan hệ đối tác kinh tế cho phép cả hai ngành chia sẻ lợi ích của sự hợp nhất đó trong dài hạn. Đây không chỉ đơn thuần là một vấn đề nghiên cứu; nó là một vấn đề cấu trúc mà ngành công nghiệp cần giải quyết trong thập kỷ tới. Bằng cách làm cho chi phí xuyên lớp của mọi sự tách rời trở nên hữu hình, τ scaling đảm bảo rằng vấn đề không thể bị trì hoãn.

1. Những Thách thức Mở

Sẽ là sai lầm nếu trình bày τ scaling như một hệ thống đã hoàn chỉnh. Một số vấn đề thực chất vẫn còn bỏ ngỏ và được xác định ở đây vừa để làm nổi bật công việc đang tiến hành vừa để mời gọi sự hợp tác.

Các bộ công cụ và phương pháp luận. EDA ngày nay được phát triển cho một kỷ nguyên trong đó diện tích, thời gian và năng lượng được tối ưu hóa dọc theo ba trục riêng biệt, với τ hệ thống chỉ là kết quả dư thừa. LogicFolding quy mô đầy đủ yêu cầu bộ công cụ coi nhiều đế xếp chồng như một thực thể thiết kế liên tục duy nhất — phân vùng logic ở mức độ chi tiết ô thay vì mức độ khối, đặt trên toàn bộ khối lượng dưới một hàm chi phí thống nhất và thực hiện khép kín thời gian trên các đường dẫn liên đế nơi các ký sinh kết nối dọc, loại trừ KOZ và biến thể quy trình liên tấm tương tác theo những cách mà các công cụ 2D truyền thống không giải quyết thỏa đáng. Các công cụ nội bộ sơ bộ đã được phát triển tạo ra các kết quả hữu ích và chi tiết phương pháp luận sẽ được công bố trong những tháng tới. Một bộ công cụ bản địa τ — mở, đa vật lý và bản địa 3D — là khoản đầu tư hỗ trợ quan trọng nhất cho thập kỷ tới.

Biến thể quy trình liên tấm. LogicFolding liên kết các tấm bán dẫn từ các lô có khả năng khác nhau — và trong một số trường hợp là các nút công nghệ khác nhau. Biến thể liên tấm trong Vth, dòng kích hoạt và RC kết nối nội bộ là lớn hơn đáng kể so với biến thể trong tấm bán dẫn và rơi nặng nhất vào phân phối đồng hồ và biên hold-time. Dự phòng thông minh, bù thích ứng và các quy trình signoff nhận biết τ là các thành phần cần thiết của phản ứng.

Chi phí kết nối dọc. Mỗi liên kết lai và mỗi TSV phải chịu một hình phạt điện trở và điện dung hữu hạn, và KOZ TSV thay thế các ô tiêu chuẩn. Do đó, LogicFolding phải được biện minh từng lớp một thông qua bất đẳng thức đơn giản

Ngưỡng này đã được vượt qua đối với các đường dẫn quan trọng trên thiết bị di động và bộ nhớ; ngưỡng này phụ thuộc vào khối lượng công việc cụ thể, và ranh giới sẽ dịch chuyển khi bước kết nối (bonding pitch) thu hẹp lại.

Năng lượng. τ là một định luật về thời gian, không phải định luật Joule. Một siêu nút (super-node) hoạt động nhanh hơn 10 lần nhưng tiêu thụ năng lượng gấp 10 lần không vi phạm nguyên lý thu nhỏ, nhưng lại vượt quá khả năng của lưới điện. Do đó, việc thu nhỏ τ đòi hỏi một yếu tố đồng hành về năng lượng: các kiến trúc vải bộ nhớ (memory-semantic fabrics) loại bỏ chi phí chồng (stack overhead), quang học gần/kết hợp (near-/co-packaged optics) giảm picojoule mỗi bit đi nhiều bậc độ lớn, phân phối năng lượng mặt sau (backside power delivery), tính toán trong/gần bộ nhớ (compute-in/near-memory), và thực hành kỷ luật đánh đổi khoảng trống τ lấy năng lượng (DVFS ở quy mô trung tâm dữ liệu — cùng cơ chế đã giúp kéo dài tuổi thọ pin điện thoại thông minh). Quan trọng là, bản thân khoảng trống τ cũng cung cấp khoảng trống năng lượng khi được phân bổ theo hướng đó.

Điểm chuẩn. Các điểm chuẩn hiệu suất hiện tại của ngành — Linpack, MLPerf, SPEC — được thiết kế cho một kỷ nguyên mà một giá trị vô hướng duy nhất cho mỗi khối lượng công việc là đủ. Một ngành công nghiệp thu nhỏ τ đòi hỏi các điểm chuẩn về hồ sơ τ (τ-profile benchmarks) — các vectơ tiết lộ τ chiếm ưu thế tại mỗi lớp của hệ thống cùng với khoảng trống còn lại tại lớp đó. Lớp τ chiếm ưu thế, theo định nghĩa, là khoản đầu tư tiếp theo.

7. Sáu Năm Qua, Mười Năm Tới

Từ tháng 5 năm 2020 đến tháng 5 năm 2026, Huawei Semiconductor đã thiết kế và đưa vào sản xuất hàng loạt 381 con chip phục vụ thị trường di động, AI, ô tô, công nghiệp và hạ tầng. Trong toàn bộ danh mục đầu tư đó, luận điểm thu nhỏ τ đã được chứng minh:

• Ở cấp độ thiết bị và mạch, mật độ bóng bán dẫn đã tăng từ 155 lên hơn 400 triệu bóng/mm² vào năm 2031.
• Ở cấp độ chip, LogicFolding đã chứng minh, trên một SoC di động hàng đầu, rằng tần số đường dẫn quan trọng, hiệu suất năng lượng và mật độ có thể tiếp tục tiến bộ trên một nút thiết bị cố định.
• Ở cấp độ hệ thống, Unified Bus và Hi-ONE đã chứng minh rằng hàng trăm micro giây của τ giao tiếp có thể được nén xuống hàng trăm nano giây, và một cụm AI nhiều rack có thể hoạt động như một máy móc gắn kết duy nhất.
• Nhìn về phía trước, tần số lõi hiệu suất CPU dự kiến sẽ đạt 4 GHz và hơn thế nữa vào năm 2029, hiệu quả của Kirin SoC dự kiến sẽ tăng hơn gấp đôi trong ba đến năm năm tới trong điều kiện sử dụng thông thường, và tích hợp phần cứng AI dự kiến sẽ tăng hơn 100 lần vào năm 2035.

Tuyên bố sâu sắc hơn, vượt ra ngoài bất kỳ sản phẩm riêng lẻ nào, mang tính phương pháp luận. Thu nhỏ τ là nguyên lý thu nhỏ đầu tiên kể từ Dennard đưa ra một mục tiêu tối ưu hóa chung cho toàn bộ ngăn xếp. Nó báo hiệu cho các nhà công nghệ quy trình, nhà thiết kế mạch, kiến trúc sư, kỹ sư hệ thống và nhóm phần mềm rằng các cộng đồng này hiện đang tối ưu hóa cùng một đại lượng trong cùng một đơn vị, và rằng những cải tiến ở bất kỳ lớp đơn lẻ nào cũng phải lan truyền đến τ của hệ thống mới được tính. Nó cũng chỉ ra cho các nhà chiến lược ngành và những người phân bổ vốn rằng đồng đô la tiếp theo nên theo τ, chứ không phải các nút — rằng hiệu suất cạnh tranh không còn yêu cầu phải thường trực ở biên giới hàng đầu của kỹ thuật in thạch bản, và rằng đóng gói, băng thông bộ nhớ và thiết kế vải (fabric) hiện nắm giữ trọng lượng chiến lược mà trước đây chỉ nút logic hàng đầu nắm giữ.

Đối với một thế hệ kỹ sư được đào tạo để coi "Định luật Moore" đồng nghĩa với "tiến bộ", đây là một sự chuyển đổi khó khăn. Kỷ nguyên hình học thực sự đã kết thúc; phủ nhận thực tế đó không phải là một chiến lược khả thi. Kỷ nguyên tăng tốc thông qua thu nhỏ kích thước đang nhường chỗ cho kỷ nguyên tăng tốc thông qua tối ưu hóa τ trên toàn bộ hệ thống điện tử đa lớp — và các công ty, nhóm nghiên cứu và hệ sinh thái áp dụng τ làm mục tiêu chính trong sáu đến mười năm tới sẽ định hình cục diện của máy tính trong thập kỷ tiếp theo.

Khối lượng công việc của mười năm tới đã được xác định phạm vi. Nhiều câu hỏi mở vẫn còn, và không một tổ chức đơn lẻ nào có thể giải quyết chúng một mình — chuỗi công cụ (toolchain), tiêu chuẩn, điểm chuẩn, vật lý thiết bị và mô hình kinh tế đều yêu cầu những đóng góp từ bên ngoài bất kỳ công ty nào. Do đó, góc nhìn này được dự định vừa là một báo cáo từ thực địa, vừa là một lời mời.

Lộ trình phía trước đầy thách thức, nhưng hướng đi là rõ ràng.

Tác giả

Tingbo He lãnh đạo mảng kinh doanh chất bán dẫn của Huawei. Nhóm do bà chỉ đạo đã thiết kế và đưa vào sản xuất hàng loạt 381 chip từ năm 2020 đến năm 2026 trên các thị trường di động, AI, ô tô và hạ tầng, đồng thời là nguồn gốc của phương pháp luận thu nhỏ τ và các công nghệ LogicFolding, UnifiedBus và Hi-ONE được mô tả trong bài viết này.

Lời cảm ơn

Góc nhìn này dựa trên sáu năm làm việc của hàng nghìn kỹ sư trên khắp Huawei Semiconductor và hệ sinh thái đối tác xưởng đúc, thiết bị, EDA và hệ thống của nó. Tác giả cảm ơn các khách hàng đã kiên nhẫn để công việc này trở nên khả thi.

Đọc thêm

1. G. E. Moore, "Cramming more components onto integrated circuits," Electronics, vol. 38, no. 8, pp. 114–117, Apr. 1965 (tái bản trong Proc. IEEE, vol. 86, no. 1, Jan. 1998).

1. R. H. Dennard et al., "Design of ion-implanted MOSFETs with very small physical dimensions," IEEE J. Solid-State Circuits, vol. 9, no. 5, pp. 256–268, 1974.

1. J. L. Hennessy and D. A. Patterson, "A new golden age for computer architecture," Commun. ACM, vol. 62, no. 2, pp. 48–60, Feb. 2019.

1. M. Horowitz, "Computing's energy problem (and what we can do about it)," ISSCC Dig. Tech. Papers, pp. 10–14, Feb. 2014.

1. International Roadmap for Devices and Systems (IRDS) — Interconnect and More-than-Moore chapters, cập nhật 2023/2024.

1. P. Batude et al., "3D sequential integration: a key enabling technology for heterogeneous co-integration of new functions with CMOS," IEEE J. Electron Devices Soc., vol. 3, no. 3, pp. 205–216, 2015.