Una teoria di scalabilità temporale per sistemi elettronici multistrato

Ecco la traduzione del testo in italiano, seguendo tutte le linee guida specificate.

Tingbo He

Huawei

Abstract

Per sei decenni, lo scaling geometrico di Moore ha guidato il progresso nel settore dei semiconduttori. Quel patto industriale non è più valido: i ritorni dal puro restringimento dimensionale si sono appiattiti, i budget di progettazione all'avanguardia superano il miliardo di dollari per chip e il costo per transistor ai nodi più avanzati non sta più diminuendo. Questa prospettiva propone un principio di scaling successore — lo τ scaling — che adotta il tempo stesso, piuttosto che l'area del transistor, come metrica primaria del progresso, applicando una singola costante di tempo caratteristica τ come obiettivo di ottimizzazione unificante attraverso dodici ordini di grandezza, dal transistor che commuta al carico di lavoro di un data center. Vengono presentate due dimostrazioni a livello di produzione. Su un SoC mobile, LogicFolding — una metodologia che partiziona circuiti digitali, analogici e di memoria su livelli attivi impilati verticalmente — fornisce un aumento incrementale del 55% nella densità dei transistor e un guadagno del 41% nell'efficienza energetica a un nodo di dispositivo fisso. Sui sistemi AI, uno stack co-progettato che comprende il fabric Unified Bus a semantica di memoria, l'I/O ottico Hi-ONE vicino al package e il 3D Folding dal bordo alla superficie proietta una crescita di oltre 100 volte nell'integrazione hardware entro il 2035. L'affermazione più profonda è metodologica: lo τ scaling è il primo principio di scaling dai tempi di Dennard a stabilire un obiettivo di ottimizzazione condiviso attraverso l'intero stack di calcolo.

Lead

Dalla metà degli anni '60, l'industria dei semiconduttori ha misurato il progresso in nanometri. Ogni diciotto mesi, i transistor si rimpicciolivano, le frequenze aumentavano e il costo per porta logica diminuiva. La Legge di Moore fungeva sia da osservazione empirica sia da fondamento per un patto industriale su cui è stato costruito l'intero stack di calcolo. Quel patto industriale non è più valido. Oltre il nodo a 7 nm, lo scaling geometrico non offre più i suoi dividendi storici. Gli strumenti litografici si stanno avvicinando ai limiti fisici della modellazione, l'ammortamento dell'EUV domina il costo delle wafer e la curva del prezzo per transistor si è appiattita — e in alcuni casi invertita. Per le organizzazioni il cui accesso alla litografia più avanzata è limitato, il vincolo è diventato vincolante prima e si fa sentire più severamente.

La domanda centrale per l'industria è quindi cambiata. Non è più "quanto può ancora rimpicciolirsi il transistor?" È "cosa dovrebbe essere scalato, e verso quale obiettivo?"

Negli ultimi sei anni, il team dell'autore presso Huawei Semiconductor ha studiato questa domanda nel silicio attraverso SoC mobili, acceleratori AI, fabric di sistema e packaging. La conclusione è che la risposta non risiede in un altro nodo, né in un'altra architettura di transistor, ma in un cambiamento dell'obiettivo di ottimizzazione primario stesso. Questa prospettiva sostiene che il prossimo decennio di evoluzione dei sistemi elettronici dovrebbe essere guidato non dallo scaling geometrico, ma dallo scaling temporale — la riduzione sistematica di una singola costante di tempo caratteristica τ attraverso ogni strato dello stack, da un transistor che commuta in un picosecondo a un carico di lavoro di un data center che risponde in un secondo.

Il caso per lo τ scaling viene sviluppato di seguito sia come metodologia scientifica sia come roadmap industriale, basandosi sulle lezioni di 381 chip portati alla produzione di volume tra maggio 2020 e maggio 2026.

1. La Fine dell'Era Geometrica

Per la maggior parte della sua storia, l'industria dei semiconduttori ha avuto un unico compito: rendere il transistor più piccolo. L'osservazione di Gordon Moore del 1965 — che la densità dei transistor raddoppia circa ogni due anni — fu integrata un decennio dopo dalla teoria dello scaling di Robert Dennard, che stabiliva che il restringimento proporzionale di tensione e dimensioni poteva mantenere un campo elettrico costante. Insieme, lo scaling geometrico e lo scaling di Dennard hanno fornito miglioramenti esponenziali in termini di prestazioni per watt e prestazioni per dollaro per quasi cinque decenni.

Questo accordo si è disfatto in due fasi. Intorno al 2005, lo scaling di Dennard si è rotto per primo: la tensione ha cessato di scalare proporzionalmente con la dimensione delle strutture, ed è iniziata l'era del silicio scuro. Lo scaling geometrico è persistito più a lungo, sostenuto dalle architetture di dispositivo FinFET e successivamente gate-all-around (GAA). Oltre i 7 nm, tuttavia, i ritorni dal puro scaling dimensionale si sono appiattiti. Le ragioni sono ora ben documentate: la saturazione della velocità riduce la dipendenza del ritardo intrinseco dalla lunghezza del canale da quadratica a lineare; la resistenza parassita e la capacità delle interconnessioni locali dominano sempre più il budget di ritardo delle celle standard; i costi delle maschere, l'ammortamento dell'EUV e la complessità delle regole di progetto hanno portato i budget di progettazione dei chip all'avanguardia a superare il miliardo di dollari per chip al nodo a 2 nm.

Le conseguenze economiche sono altrettanto ineludibili. Il costo per transistor si è appiattito ai nodi avanzati e, all'avanguardia, sta ora aumentando. Il patto industriale che ha sostenuto gli ultimi cinquant'anni — più transistor a costo inferiore ogni generazione — non è più valido.

Per Huawei Semiconductor, questa transizione è arrivata con un vincolo aggiuntivo: accesso limitato agli strumenti litografici più avanzati. Supporre che un altro nodo avrebbe risolto il problema non era più sostenibile. Sei anni fa, la roadmap geometrica si è stabilizzata su un plateau, forzando una domanda più fondamentale — una che, col senno di poi, l'intera industria dovrà eventualmente affrontare.

2. Tempo, Non Spazio: La Vera Valuta dell'Era di Moore

Ridotto al suo effetto essenziale sull'utente finale, la Legge di Moore non è mai stata fondamentalmente incentrata sulla geometria. I transistor più piccoli miglioravano le prestazioni del sistema perché commutavano più velocemente. Le interconnessioni più dense miglioravano le prestazioni perché i segnali percorrevano distanze più brevi. Un'integrazione maggiore migliorava le prestazioni perché i dati attraversavano meno confini. Ciò che ogni generazione forniva, in sostanza, era una riduzione del tempo — dal picosecondo al nanosecondo a livello di dispositivo, dal nanosecondo al microsecondo a livello di chip, dal microsecondo al secondo a livello di sistema. Lo scaling spaziale serviva semplicemente come strumento per comprimere il tempo.

Una volta riconosciuto questo, si presenta un ovvio re-inquadramento. Il tempo stesso dovrebbe essere adottato come metrica primaria. Una costante di tempo caratteristica τ può essere definita a ogni livello dello stack — transistor, circuito, chip e sistema — e la sua riduzione trattata come l'obiettivo di ottimizzazione unificante. Lo scaling geometrico diventa allora una tecnica tra molte per ridurre τ, piuttosto che l'unica.

Questo principio è chiamato τ scaling, ed è proposto qui come successore dello scaling geometrico di Moore come principio guida dell'evoluzione dei semiconduttori. Formalmente, τ è trattato come un costrutto a strati che si decompone come

• Transistor: ritardo di commutazione intrinseco, affrontato attraverso il miglioramento della mobilità, l'ingegneria dello strain, il gate high-κ/metal gate e le architetture GAA, e, sempre più, attraverso la riduzione della R e C parassite delle interconnessioni locali, che ora superano il tempo di transito intrinseco di diversi fattori.
• Circuito: ritardo di propagazione RC lungo i percorsi del segnale, affrontato attraverso conduttori a resistività inferiore, dielettrici low-κ e — più significativamente — attraverso la riduzione della lunghezza dei fili tramite integrazione verticale.
• Chip: latenza di calcolo e accesso alla memoria, affrontata attraverso scelte architetturali, profondità del pipeline, gerarchia di memoria e fabric on-chip.
• Sistema: tempo di messaggio e sincronizzazione end-to-end, affrontato attraverso la topologia di interconnessione, lo stack di protocollo e il design del fabric.

dove il fattore di scaling α è specifico dell'applicazione piuttosto che universale. L'esperienza produttiva fino ad oggi indica α ≈ 1,3× all'anno per dispositivi mobili con vincoli di potenza, ≈ 1,5× all'anno per sistemi autonomi critici per la sicurezza, e fino a 10× all'anno per carichi di lavoro AI, dove la produttività si traduce direttamente in valore economico.

Ciò che rende τ una metrica primaria utile, piuttosto che una rietichettatura di quelle esistenti, è che è la stessa metrica attraverso l'intero stack. Frequenza, latenza, larghezza di banda e produttività sono tutte governate da τ ai rispettivi livelli. Un tecnologo di processo, un progettista di circuiti e un architetto di sistema possono discutere la stessa quantità nelle stesse unità. τ è il linguaggio che abilita la co-ottimizzazione end-to-end dello stack — e l'era dell'ottimizzazione indipendente a ogni livello, con il timing che emerge come un residuo, è conclusa.

3. LogicFolding: Un Punto di Prova su SoC Mobile

Il primo test su scala produttiva dello τ scaling è stato condotto nel mobile. Un SoC per smartphone è il caso insolito in cui un singolo chip costituisce l'intero sistema. Il parallelismo multi-socket non è disponibile; nessun fabric a mille nodi può mascherare un collegamento lento. Tutte le prestazioni fornite all'utente provengono da un singolo die, entro un involucro di potenza di pochi watt, contro i limiti termici imposti dai vincoli del fattore di forma portatile.

Dopo il 2020, quando l'accesso ai nodi all'avanguardia è stato limitato, la questione operativa è diventata: con il nodo fisso, come si possono continuare a fornire miglioramenti generazionali su un singolo die?

La risposta emersa si chiama LogicFolding.

Definizione. LogicFolding è una metodologia di progettazione che partiziona circuiti digitali, analogici e di memoria su livelli attivi impilati verticalmente per ottimizzare congiuntamente prestazioni, potenza e area seguendo il principio dello scaling temporale.

I circuiti digitali si dividono in logica combinatoria — la rete booleana tra i registri — e logica sequenziale — i flip-flop che mantengono lo stato. Il limite massimo di prestazioni di un sistema digitale è impostato dal ritardo del percorso critico tra stadi di flip-flop adiacenti, che a sua volta è dominato dalla RC di interconnessione e dal conteggio delle porte lungo quel percorso. L'ottimizzazione convenzionale posiziona le porte su un piano e instrada i fili attraverso uno stack metallico sovrastante; più lungo è il filo, maggiore è la RC parassita, e più lento è il percorso critico.

LogicFolding abbandona l'ipotesi planare. Le porte del percorso critico sono distribuite su due (e eventualmente più) livelli attivi impilati verticalmente, collegati tramite bonding ibrido a passo ultrafine. Dal punto di vista del progettista di circuiti, i due livelli si comportano come un unico fabric continuo, con le celle distribuite attraverso il confine della wafer come se fosse un ulteriore strato metallico. I fili del segnale diventano sostanzialmente più corti, la RC parassita diminuisce nettamente, lo skew del clock si restringe e il chip opera a una frequenza di clock più alta allo stesso nodo di dispositivo.

Per aiutare LogicFolding a fornire questi guadagni, è vantaggioso mantenere il rapporto di ingranaggio tra il passo del bonding ibrido e il passo del metallo superiore relativamente basso — in pratica, approssimativamente inferiore a 3, con rapporti inferiori generalmente migliori. Con l'attuale passo del metallo superiore intorno a 720 nm, questo si traduce in un passo di bonding ibrido inferiore a 2 μm — e idealmente a un rapporto di ingranaggio di circa 1, al quale l'overhead di instradamento a gabbia per uccelli all'interfaccia di bonding svanisce effettivamente. Raggiungere questo passo, insieme alla precisione di sovrapposizione richiesta (<0,5 μm), allo scaling del TSV (CD e KOZ sub-1,5 μm, passo sub-6 μm) e alla resa (~100% con ridondanza intelligente), ha richiesto uno sforzo di sviluppo di processo pluriennale attraverso l'ecosistema di fornitori e partner.

• Efficienza energetica del core prestazionale del SoC migliorata del 41% e la frequenza massima di clock è aumentata di quasi il 13%.
• Un percorso dati globale Network-on-Chip ad alta velocità costruito attraverso entrambi i livelli superiore e inferiore ha ridotto l'impronta del percorso dati del 55%, con una migliore stabilità dell'erogazione di potenza.
• Uno schema di regolazione dello skew del clock post-silicio ha contribuito indipendentemente per oltre il 5% alle prestazioni del SoC.
• Sulla SRAM — dove la velocità di accesso, l'energia per bit e l'area dipendono fortemente dalla lunghezza della bit-line e della word-line — LogicFolding ha accorciato i percorsi critici, ha ridotto l'energia per bit e ha aumentato la frequenza operativa di oltre il 40%.
• Su un core di elaborazione rappresentativo, l'architettura di folding a doppio strato ha ridotto il conteggio dei buffer di clock di oltre il 50%, lo skew del clock del 25% e la lunghezza dei fili di circa il 30%.

Questi guadagni sono stati ottenuti a un nodo di dispositivo fisso, ottenuti non attraverso un nuovo passo litografico ma attraverso una riorganizzazione topologica della distribuzione spaziale della logica in tre dimensioni.

L'implementazione di LogicFolding in spedizione nel Kirin 2026 è deliberatamente conservativa. Il passo del bonding ibrido ha raggiunto 1,5 μm; l'atterraggio del TSV è avanzato solo di un passo sotto il metallo superiore; il folding è stato applicato selettivamente lungo percorsi critici chiave piuttosto che attraverso l'intero progetto. Ciononostante, la frequenza del core prestazionale della CPU torna a 3,1 GHz quest'anno.

Nel prossimo decennio, si prevede che LogicFolding si evolverà dal folding locale del percorso critico al folding su larga scala e multistrato — tre, quattro e più livelli attivi per package — abilitato dal bonding ibrido a temperatura più bassa (rilassando il budget termico tra i livelli) e dall'atterraggio del TSV che migra dal metallo superiore giù fino a M6, che libera oltre il 30% delle risorse di instradamento di alto livello. Dal 2026 al 2035, si prevede che la densità dei transistor aumenterà verso i 400 MTr/mm² e oltre. Simultaneamente, LogicFolding consente a Kirin di aumentare sostanzialmente la frequenza del core della CPU, e apre la strada verso i 4 GHz e oltre (Tabella 1). La roadmap è fattibile e, in termini di costi, economicamente sostenibile.

Tabella 1. Andamento della frequenza operativa del core prestazionale della CPU Kirin.

Riquadro A — LogicFolding in Breve

• Passo del bonding ibrido: sub-2 μm (1,5 μm in Kirin 2026; rapporto di ingranaggio target ≈ 1)
• Precisione di sovrapposizione: inferiore a 0,5 μm
• CD/KOZ del TSV: sub-1,5 μm; passo sub-6 μm; tasso di guasto <100 ppm; tasso di riparazione 99,9%
• Resa: ~100% con ridondanza intelligente
• Densità dei transistor: 155 → 238 MTr/mm² in un singolo passo
• Guadagno in efficienza energetica / frequenza (core P del SoC): +41% / +13%
• Frequenza operativa SRAM: +40%+
• Conteggio buffer di clock / skew del clock / lunghezza fili su un core rappresentativo: −50% / −25% / −30%

4. Dai Picosecondi ai Microsecondi: Lo τ Scaling nel Data Center AI

Una domanda naturale è se un principio sviluppato nel regime del milliwatt degli smartphone sopravvive alla traduzione nel regime del gigawatt dell'addestramento e dell'inferenza AI. I carichi di lavoro AI occupano l'estremità opposta dello spettro τ: non un singolo chip ma centinaia o migliaia di chip che si comportano come una singola macchina, con il calcolo aggregato che aumenta di circa sei ordini di grandezza nell'ultimo decennio.

La risposta è affermativa — a patto che τ sia trattato come un obiettivo a livello di sistema e applicato attraverso l'intera catena, piuttosto che all'interno di un singolo acceleratore.

Due fatti modellano il lato AI dell'argomento τ. Primo, i sistemi AI continuano a crescere — da un chip, a dozzine, a centinaia, e sempre più a decine di migliaia. Secondo, il budget energetico e il budget dei materiali dei moderni sistemi AI sono dominati dai dati, non dal calcolo. Oltre l'80% dell'energia in un grande cluster AI è consumata dal movimento dei dati; oltre il 70% del costo del sistema è allocato all'archiviazione dei dati. L'implicazione è diretta: ridurre il tempo che i dati trascorrono in transito — tra chip, tra rack e all'interno del package — è almeno importante quanto ridurre il tempo che il calcolo impiega per calcolare.

Lo τ scaling è istanziato a scala AI attraverso tre livelli coordinati: un fabric di sistema (Unified Bus), un motore ottico vicino al package (Hi-ONE) e una riorganizzazione topologica del package stesso (3D Folding).

4.1 Unified Bus — Un Fabric Sistema τ-First

Le architetture multi-nodo e multi-acceleratore tradizionali spostano i dati attraverso molteplici protocolli impilati: PCIe verso l'host, NVLink o fabric proprietari all'interno del telaio, Ethernet o InfiniBand tra i telai e accesso alla memoria remota dello stack software al di sopra. Ogni livello comporta una conversione di protocollo, serializzazione aggiuntiva, un buffer DMA extra e un'ulteriore negoziazione. Ogni conversione aggiunge latenza, riduce l'affidabilità e comporta costi aggiuntivi.

Unified Bus (UB) sostituisce questo stack con un unico protocollo che opera all'interno e attraverso il telaio — un fabric completamente peer-to-peer che espone nativamente la semantica della memoria attraverso l'intero sistema. Il movimento dei dati è ridotto a trasmissione peer-to-peer senza conversione al livello di semantica della memoria, con coerenza gestita dall'hardware al posto del passaggio di messaggi dello stack software.

Il beneficio misurato è di circa due ordini di grandezza: la latenza di accesso remoto end-to-end scende dalle decine di microsecondi tipiche degli stack di classe TCP/IP a circa 100 ns — una riduzione di ~500× nella τ di sistema lungo l'asse di comunicazione dominante. A scala di rack, questo porta il sistema asintoticamente vicino a una singola macchina coerente con il fabric — designata internamente come System-as-One-Chip.

4.2 Hi-ONE — I/O Ottico al Package

Una volta ridotta la latenza di comunicazione, il prossimo collo di bottiglia si sposta. Aumentare la densità dei chip all'interno di un singolo rack spinge la densità di potenza e l'affidabilità oltre i loro limiti — e spinge i SerDes elettrici oltre i loro. A 400 Gb/s per chip AI, il cablaggio in rame rimane ben compreso e affidabile. A multi-Tb/s per chip, il rame diventa fisicamente impraticabile: la portata del SerDes si contrae, il cablaggio diventa proibitivamente ingombrante, l'installazione dei pannelli diventa impossibile e i margini termici e di erogazione di potenza vengono esauriti.

L'approccio sviluppato presso Huawei Semiconductor è l'High-density Optical-interconnect-Node Engine, Hi-ONE — un motore ottico vicino al package che fornisce 8 Tb/s per modulo, abbinando la larghezza di banda UB di un chip AI su un singolo collegamento ottico. Riduce la portata richiesta del SerDes da ~100 cm a ~5 cm, elimina il cablaggio ingombrante ed estende la portata da meno di un metro a 100 metri — rendendo fisicamente realizzabile l'interconnessione ad alta densità per data center distribuiti su scala di gigawatt.

La filosofia di progetto alla base di Hi-ONE è essa stessa un argomento di τ scaling. Al posto di un DSP pesante per un'elevata fedeltà del segnale, Hi-ONE adotta un approccio lineare — un driver con equalizzazione analogica potenziata e un amplificatore trans-impedenza — e permette al protocollo UB di tollerare un tasso di errore di bit deliberatamente rilassato. Questo scambio tra livelli protocollo e fisico riduce potenza, costo e complessità di integrazione, ed incarna lo scambio tra livelli che una metodologia τ-first premia.

4.3 Il Dilemma N² vs N, e Perché il 3D Folding è Inevitabile

La ragione più profonda per cui gli acceleratori AI non si fermeranno al fan-out 2.5D è geometrica, e merita una dichiarazione esplicita perché determina la roadmap post-2030.

In un chip AI 2.5D convenzionale, il die logico occupa il centro del package, gli stack HBM e i SerDes ne fiancheggiano i bordi, e i regolatori di tensione circondano il package. Ogni segnale di memoria, ogni segnale di interconnessione e ogni ampere di corrente di alimentazione deve attraversare il bordo del die per raggiungere le risorse di calcolo all'interno. Se il die ha lunghezza del lato N, allora:

• la capacità di calcolo scala come N² (area),
• ma la larghezza di banda della memoria, l'interconnessione e l'erogazione di potenza — tutte trasportate dal fan-out 2.5D lungo il bordo — scalano solo come N (perimetro).

La divergenza crescente tra queste curve quadratica e lineare costituisce il dilemma del fan-out, e spiega il ristagno dello scaling 2.5D indipendentemente da quanto aggressivo diventi il nodo logico sottostante. Nessun miglioramento a livello di transistor colma un deficit topologico.

Il 3D Folding risolve questo dilemma riposizionando le risorse legate al bordo sulle superfici. L'erogazione di potenza (tramite potenza sul retro e regolatori di tensione integrati), la memoria ad alta velocità (tramite bonding ibrido alla logica) e l'I/O ottico (tramite Hi-ONE vicino al package) migrano tutti dal perimetro alla superficie verticale — e, una volta posizionati su una superficie, scalano come N², eguagliando il ritmo quadratico del calcolo. Il package non è più un die logico circondato da una cintura perimetrale di memoria e SerDes; diventa uno stack integrato verticalmente in cui memoria, fabric, potenza e logica scalano tutti insieme.

La roadmap colloca questa evoluzione su una tempistica esplicita. Fino all'incirca al 2030, gli acceleratori AI (la linea Ascend SuperPoD — Ascend 910C nel 2025, Ascend 950 nel 2026, e il successivo 990) si affidano a una combinazione di tecniche mature: chiplet, fan-out 2.5D e stacking 3D tramite micro-bump e bonding ibrido a passo standard. Intorno al 2030, Ascend 990 introdurrà LogicFolding nella classe degli acceleratori AI, e da quel momento il 3D Folding diventa il vettore principale di α fino al 2035. Lungo questo percorso, si prevede che l'integrazione hardware aumenterà di oltre 100× entro il 2035, con la riduzione di τ distribuita attraverso ogni livello dello stack piuttosto che concentrata a livello di dispositivo.

Riquadro B — τ a Scala di Sistema AI

• Latenza di accesso remoto UB: ~decine di μs → ~100 ns (≈ 500× riduzione di τ)
• Larghezza di banda per modulo HiONE: 8 Tb/s (abbina la larghezza di banda UB per chip)
• Portata SerDes HiONE: ~100 cm → ~5 cm; portata pannello-a-pannello: <1 m → 100 m
• Dilemma del fan-out: calcolo ∝ N², BW/I/O/potenza legati al perimetro ∝ N
• 3D Folding: riposiziona BW, I/O ottico ed erogazione di potenza dai bordi alle superfici, ripristinando la parità N²
• Crescita prevista dell'integrazione hardware 2026 → 2035: >100×

5. Logica e Memoria: Dal Disaccoppiamento alla Ri-Fusione

Un'implicazione dello τ scaling merita una discussione separata, perché le sue conseguenze sono sia industriali che tecniche.

Nell'era dell'8086, l'industria ha deliberatamente disaccoppiato processori e memoria attraverso bus di memoria standardizzati. Quel disaccoppiamento ha permesso a due industrie di scalare indipendentemente: le prestazioni del processore avanzavano rapidamente lungo la curva di Moore, mentre i fornitori di memoria sviluppavano un vasto mercato separato al suo fianco.

L'era AI sta invertendo questo disaccoppiamento. La continua espansione della densità di calcolo sta spingendo la larghezza di banda della memoria, la latenza, la potenza e il packaging ai loro limiti. HBM, bonding ibrido e SRAM 3D sono sintomi di un unico fatto sottostante: per i carichi di lavoro AI moderni, il movimento dei dati è critico quanto il calcolo stesso, e logica e memoria vengono nuovamente spinte verso una stretta integrazione fisica. Mentre si fondono, l'equilibrio di influenza nella catena di fornitura si sta spostando verso i fornitori di memoria e packaging.

La direzione tecnologica è inequivocabile, ma la risoluzione economica non è ancora stabilita. Il successo duraturo nell'era dell'hardware AI andrà a coloro che saranno in grado di fondere tecnologicamente logica e memoria e stabilire una partnership economica che permetta a entrambe le industrie di condividere i benefici di quella fusione a lungo termine. Questo non è semplicemente un problema di ricerca; è un problema strutturale che l'industria deve affrontare nel prossimo decennio. Rendendo visibile il costo inter-livello di ogni separazione, lo τ scaling assicura che il problema non possa essere rimandato.

6. Sfide Aperte

Sarebbe fuorviante presentare lo τ scaling come un sistema completato. Diversi problemi sostanziali rimangono aperti, e sono identificati qui sia per evidenziare il lavoro in corso sia per invitare alla collaborazione.

Catene di strumenti e metodologie. L'EDA di oggi è stata sviluppata per un'era in cui area, timing e potenza erano ottimizzati lungo tre assi separati, con la τ di sistema che emergeva come un residuo. Il LogicFolding su larga scala richiede che la catena di strumenti tratti molteplici die impilati come un'unica entità di progettazione continua — partizionando la logica a granularità di cella piuttosto che a granularità di blocco, posizionando attraverso l'intero volume sotto una funzione di costo unificata, ed eseguendo la chiusura del timing attraverso percorsi inter-die dove le parassitiche dell'interconnessione verticale, le esclusioni KOZ e la variazione di processo inter-wafer interagiscono in modi che gli strumenti tradizionali addestrati per il 2D non affrontano adeguatamente. Sono stati sviluppati strumenti interni preliminari che producono risultati utili, e i dettagli della metodologia saranno pubblicati nei prossimi mesi. Una catena di strumenti nativa per τ — aperta, multifisica e nativa per il 3D — è l'investimento abilitante più importante per il prossimo decennio.

Variazione di processo inter-wafer. LogicFolding unisce wafer provenienti da lotti potenzialmente distinti — e in alcuni casi nodi distinti. La variazione inter-wafer in Vth, corrente di pilotaggio e RC di interconnessione è materialmente maggiore della variazione intra-wafer, e ricade più pesantemente sulla distribuzione del clock e sui margini di hold time. La ridondanza intelligente, la compensazione adattiva e i flussi di signoff consapevoli di τ sono componenti necessari della risposta.

Overhead dell'interconnessione verticale. Ogni bond ibrido e ogni TSV comporta una penalità finita di resistenza e capacità, e il KOZ del TSV sposta le celle standard. LogicFolding deve quindi essere giustificato strato per strato attraverso la semplice disuguaglianza

Questa soglia è stata superata per i percorsi critici mobili e per la memoria; la soglia è specifica del carico di lavoro e il confine si sposterà man mano che il bonding pitch si riduce.

Energia. τ è una legge temporale, non una legge joule. Un super-nodo che opera 10× più velocemente ma con un consumo energetico 10× maggiore non viola alcun principio di scaling, eppure supera la capacità della rete elettrica. Lo scaling di τ richiede quindi un compagno energetico: fabric a semantica di memoria che eliminano il sovraccarico dello stack, ottica near-/co-packaged che riduce i picojoule per bit di ordini di grandezza, distribuzione di potenza sul retro, calcolo in/near-memory, e la pratica disciplinata di scambiare il margine di τ per potenza (DVFS su scala data center — lo stesso meccanismo che ha consentito la longevità della batteria negli smartphone). È importante notare che il margine di τ stesso fornisce margine energetico quando allocato in quella direzione.

Benchmark. Gli attuali benchmark di performance del settore — Linpack, MLPerf, SPEC — sono stati progettati per un'epoca in cui un singolo scalare per carico di lavoro era sufficiente. Un'industria basata sullo scaling di τ richiede benchmark del profilo τ — vettori che espongono il τ dominante a ogni livello di un sistema insieme al margine residuo a quel livello. Il livello a τ dominante è, per definizione, il prossimo investimento.

7. Sei anni dentro, dieci anni fuori

Tra maggio 2020 e maggio 2026, Huawei Semiconductor ha progettato e portato alla produzione di volume 381 chip per i mercati mobile, AI, automobilistico, industriale e delle infrastrutture. In tutto questo portafoglio, la tesi dello scaling di τ ha retto:

• A livello di dispositivo e circuito, la densità dei transistor è passata da 155 a oltre 400+ MTr/mm² entro il 2031.
• A livello di chip, LogicFolding ha dimostrato, su un SoC mobile all'avanguardia, che la frequenza del percorso critico, l'efficienza energetica e la densità possono continuare a progredire a un nodo di dispositivo fisso.
• A livello di sistema, Unified Bus e Hi-ONE hanno dimostrato che centinaia di microsecondi di τ di comunicazione possono essere compressi a centinaia di nanosecondi, e che un cluster AI multi-rack può comportarsi come una singola macchina coerente.
• Guardando al futuro, la frequenza dei core performance della CPU è prevista verso 4 GHz e oltre entro il 2029, l'efficienza del SoC Kirin dovrebbe più che raddoppiare in tre-cinque anni in condizioni di utilizzo tipiche, e l'integrazione hardware dell'AI dovrebbe crescere di oltre 100× entro il 2035.

L'affermazione più profonda, al di là di ogni singolo prodotto, è metodologica. Lo scaling di τ è il primo principio di scaling dopo Dennard a fornire all'intero stack un obiettivo di ottimizzazione condiviso. Segnala ai tecnologi di processo, ai progettisti di circuiti, agli architetti, agli ingegneri di sistema e ai team software che queste comunità stanno ora ottimizzando la stessa quantità nelle stesse unità, e che i miglioramenti a qualsiasi singolo livello devono propagarsi al τ del sistema per contare. Indica anche agli strateghi del settore e agli allocatori di capitale che il prossimo dollaro dovrebbe seguire τ, non i nodi — che le prestazioni competitive non richiedono più una residenza perpetua sul fronte della litografia, e che packaging, larghezza di banda della memoria e progettazione del fabric ora detengono il peso strategico che un tempo deteneva solo il nodo logico all'avanguardia.

Per una generazione di ingegneri educati a considerare la "Legge di Moore" come sinonimo di "progresso", questa è una transizione difficile. L'era geometrica è, di fatto, conclusa; negare questo fatto non è una strategia praticabile. L'era dell'accelerazione attraverso la miniaturizzazione sta lasciando il posto a un'era di accelerazione attraverso l'ottimizzazione di τ attraverso il sistema elettronico multilivello — e le aziende, i gruppi di ricerca e gli ecosistemi che adotteranno τ come obiettivo primario nei prossimi sei-dieci anni determineranno la forma del computing nel decennio successivo.

I prossimi dieci anni di lavoro sono definiti. Molte domande aperte rimangono, e nessuna singola organizzazione può affrontarle da sola — la toolchain, gli standard, i benchmark, la fisica dei dispositivi e i modelli economici richiedono tutti contributi al di là di una singola azienda. Questa prospettiva è quindi intesa sia come un rapporto dal campo che come un invito.

La tabella di marcia è impegnativa, ma la direzione è inequivocabile.

Autore

Tingbo He guida il business dei semiconduttori di Huawei. Il team che dirige ha progettato e portato alla produzione di volume 381 chip tra il 2020 e il 2026 nei mercati mobile, AI, automobilistico e delle infrastrutture, ed è la fonte della metodologia dello scaling di τ e delle tecnologie LogicFolding, UnifiedBus e Hi-ONE descritte in questo articolo.

Ringraziamenti

Questa prospettiva si basa su sei anni di lavoro di migliaia di ingegneri in Huawei Semiconductor e nel suo ecosistema di partner di fonderia, attrezzature, EDA e sistemi. L'autore ringrazia i clienti la cui pazienza ha reso possibile questo lavoro.

Ulteriori letture

1. G. E. Moore, "Inserire più componenti su circuiti integrati", Electronics, vol. 38, n. 8, pp. 114–117, aprile 1965 (ristampato in Proc. IEEE, vol. 86, n. 1, gennaio 1998).

1. R. H. Dennard et al., "Progettazione di MOSFET con impiantazione ionica con dimensioni fisiche molto piccole", IEEE J. Solid-State Circuits, vol. 9, n. 5, pp. 256–268, 1974.

1. J. L. Hennessy e D. A. Patterson, "Una nuova età dell'oro per l'architettura dei computer", Commun. ACM, vol. 62, n. 2, pp. 48–60, febbraio 2019.

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