ทฤษฎีการปรับสเกลเชิงเวลา (Time Scaling Theory) สำหรับระบบอิเล็กทรอนิกส์แบบหลายชั้น

Tingbo He

Huawei

บทคัดย่อ

เป็นเวลาหกทศวรรษที่การย่อขนาดตามเรขาคณิตของมัวร์ขับเคลื่อนความก้าวหน้าในอุตสาหกรรมเซมิคอนดักเตอร์ ข้อตกลงร่วมของอุตสาหกรรมนั้นใช้ไม่ได้อีกต่อไปแล้ว: ผลตอบแทนจากการย่อขนาดเพียงอย่างเดียวเริ่มแผ่วลง งบประมาณการออกแบบชิปชั้นนำเกินหนึ่งพันล้านดอลลาร์ต่อชิป และต้นทุนต่อทรานซิสเตอร์ที่โหนดที่ล้ำหน้าที่สุดนั้นไม่ลดลงอีกต่อไป มุมมองนี้นำเสนอหลักการย่อขนาดที่สืบทอดต่อมา — τ scaling — ซึ่งนำเวลาเองมาเป็นตัวชี้วัดความก้าวหน้าหลัก แทนที่จะเป็นพื้นที่ทรานซิสเตอร์ โดยใช้ค่าคงที่เวลาลักษณะเฉพาะ τ เป็นเป้าหมายการปรับให้เหมาะสมร่วมกันในช่วงขนาดที่แตกต่างกันถึงสิบสองลำดับความสำคัญ ตั้งแต่ทรานซิสเตอร์ที่สลับสถานะไปจนถึงโหลดงานในดาต้าเซ็นเตอร์ มีการสาธิตการผลิตในระดับการใช้งานจริงสองกรณี ใน SoC มือถือ LogicFolding — วิธีการที่แบ่งวงจรดิจิทัล อนาล็อก และหน่วยความจำข้ามชั้นที่ทำงานซ้อนกันในแนวตั้ง — ช่วยเพิ่มความหนาแน่นของทรานซิสเตอร์แบบขั้นบันไดได้ 55% และเพิ่มประสิทธิภาพการใช้พลังงาน 41% ที่โหนดอุปกรณ์คงที่ ในระบบ AI สแต็กที่ออกแบบร่วมกันประกอบด้วยบัส Unified Bus ที่ใช้ความหมายของหน่วยความจำ, ออปติคัล I/O Hi-ONE ที่บรรจุใกล้ชิป, และการพับแบบ 3D Folding แบบขอบถึงพื้นผิว คาดการณ์การเติบโตของการบูรณาการฮาร์ดแวร์มากกว่า 100 เท่าภายในปี 2035 ข้ออ้างที่ลึกซึ้งกว่านั้นคือเชิงวิธีการ: τ scaling เป็นหลักการย่อขนาดแรกนับตั้งแต่ Dennard ที่สร้างเป้าหมายการปรับให้เหมาะสมร่วมกันทั่วทั้งสแต็กการคำนวณทั้งหมด

นำ

ตั้งแต่กลางทศวรรษ 1960 อุตสาหกรรมเซมิคอนดักเตอร์วัดความก้าวหน้าด้วยหน่วยนาโนเมตร ทุก ๆ สิบแปดเดือน ทรานซิสเตอร์เล็กลง ความถี่สูงขึ้น และต้นทุนต่อเกตลอจิกต่ำลง กฎของมัวร์ทำหน้าที่ทั้งเป็นการสังเกตเชิงประจักษ์และช่วยสร้างข้อตกลงร่วมของอุตสาหกรรมซึ่งสแต็กการคำนวณทั้งหมดถูกสร้างขึ้นบนนั้น ข้อตกลงร่วมของอุตสาหกรรมนั้นใช้ไม่ได้อีกต่อไปแล้ว เหนือกว่าโหนด 7 นาโนเมตร การย่อขนาดตามเรขาคณิตไม่สามารถส่งมอบผลตอบแทนในอดีตได้อีกต่อไป เครื่องมือลิโธกราฟีกำลังเข้าใกล้ขีดจำกัดทางกายภาพของการสร้างลวดลาย ค่าเสื่อมราคาของ EUV ครอบงำต้นทุนเวเฟอร์ และเส้นโค้งราคาต่อทรานซิสเตอร์ได้แผ่วลง — และในบางกรณีกลับเพิ่มขึ้น สำหรับองค์กรที่การเข้าถึงลิโธกราฟีที่ล้ำหน้าที่สุดถูกจำกัด ข้อจำกัดนั้นกลายเป็นข้อผูกมัดตั้งแต่เนิ่นและส่งผลกระทบรุนแรงกว่า

ดังนั้น คำถามหลักสำหรับอุตสาหกรรมจึงเปลี่ยนไป มันไม่ใช่ "ทรานซิสเตอร์จะเล็กลงได้อีกแค่ไหน" อีกต่อไป แต่มันคือ "อะไรควรถูกย่อขนาด และเทียบกับวัตถุประสงค์ใด"

ในช่วงหกปีที่ผ่านมา ทีมของผู้เขียนที่ Huawei Semiconductor ได้สืบสวนคำถามนี้ในซิลิคอนทั่วทั้ง SoC มือถือ, ตัวเร่ง AI, ระบบแฟบริค, และบรรจุภัณฑ์ ข้อสรุปคือคำตอบไม่ได้อยู่ที่โหนดอื่น หรือสถาปัตยกรรมทรานซิสเตอร์อื่น แต่อยู่ที่การเปลี่ยนเป้าหมายการปรับให้เหมาะสมหลักเสียเอง มุมมองนี้โต้แย้งว่าทศวรรษหน้าของวิวัฒนาการระบบอิเล็กทรอนิกส์ควรถูกชี้นำโดยการย่อขนาดตามเวลา ไม่ใช่ตามเรขาคณิต — การลดค่าคงที่เวลาลักษณะเฉพาะ τ อย่างเป็นระบบในทุกชั้นของสแต็ก ตั้งแต่ทรานซิสเตอร์ที่สลับในระดับพิโควินาทีไปจนถึงโหลดงานในดาต้าเซ็นเตอร์ที่ตอบสนองในระดับวินาที

กรณีสำหรับ τ scaling ถูกพัฒนาขึ้นด้านล่างทั้งในฐานะระเบียบวิธีทางวิทยาศาสตร์และแผนงานอุตสาหกรรม โดยอาศัยบทเรียนจากชิป 381 ตัวที่ถูกนำเข้าสู่การผลิตปริมาณมากระหว่างพฤษภาคม 2020 ถึงพฤษภาคม 2026

1. จุดสิ้นสุดของยุคเรขาคณิต

ตลอดประวัติศาสตร์ส่วนใหญ่ อุตสาหกรรมเซมิคอนดักเตอร์มีงานเดียว: ทำให้ทรานซิสเตอร์เล็กลง การสังเกตของกอร์ดอน มัวร์ในปี 1965 — ว่าความหนาแน่นของทรานซิสเตอร์เพิ่มขึ้นเป็นสองเท่าทุก ๆ สองปีโดยประมาณ — ถูกเติมเต็มในทศวรรษต่อมาโดยทฤษฎีการย่อขนาดของ Dennard ซึ่งกำหนดว่าการย่อขนาดแรงดันและขนาดตามสัดส่วนสามารถรักษาสนามไฟฟ้าคงที่ไว้ได้ เมื่อรวมกันแล้ว การย่อขนาดตามเรขาคณิตและการย่อขนาดตาม Dennard ส่งมอบการปรับปรุงแบบทวีคูณในประสิทธิภาพต่อวัตต์และประสิทธิภาพต่อดอลลาร์เป็นเวลาเกือบห้าทศวรรษ

การจัดเรียงนี้คลี่คลายเป็นสองขั้นตอน ประมาณปี 2005 การย่อขนาดตาม Dennard แตกก่อน: แรงดันไฟฟ้าหยุดย่อขนาดตามสัดส่วนกับขนาดฟีเจอร์ และยุคซิลิคอนมืดก็เริ่มต้นขึ้น การย่อขนาดตามเรขาคณิตคงอยู่นานกว่า โดยได้รับการสนับสนุนจาก FinFET และต่อมาสถาปัตยกรรมอุปกรณ์แบบ gate-all-around (GAA) อย่างไรก็ตาม เหนือกว่า 7 นาโนเมตร ผลตอบแทนจากการย่อขนาดเพียงอย่างเดียวได้แผ่วลง สาเหตุได้รับการบันทึกไว้อย่างดีแล้ว: ความอิ่มตัวของความเร็วลดการพึ่งพาของความหน่วงภายในต่อความยาวแชนเนลจากกำลังสองเป็นเชิงเส้น ความต้านทานและความจุกาฝากของอินเตอร์คอนเนกต์ท้องถิ่นครอบงำงบประมาณความหน่วงของเซลล์มาตรฐานมากขึ้น ต้นทุนมาสก์ ค่าเสื่อมราคาของ EUV และความซับซ้อนของกฎการออกแบบ ผลักดันงบประมาณการออกแบบชิปชั้นนำให้เกินหนึ่งพันล้านดอลลาร์ต่อชิปที่โหนด 2 นาโนเมตร

ผลกระทบทางเศรษฐกิจก็หลีกเลี่ยงไม่ได้เช่นเดียวกัน ต้นทุนต่อทรานซิสเตอร์แผ่วลงที่โหนดขั้นสูง และที่ขอบนำ กลับเพิ่มขึ้นในขณะนี้ ข้อตกลงร่วมของอุตสาหกรรมที่ค้ำจุนห้าสิบปีที่ผ่านมา — ทรานซิสเตอร์มากขึ้นที่ต้นทุนต่ำลงในแต่ละรุ่น — ใช้ไม่ได้อีกต่อไปแล้ว

สำหรับ Huawei Semiconductor การเปลี่ยนแปลงนี้มาพร้อมกับข้อจำกัดเพิ่มเติม: การเข้าถึงเครื่องมือลิโธกราฟีที่ล้ำหน้าที่สุดถูกจำกัด การสันนิษฐานว่าโหนดอื่นจะแก้ปัญหาได้นั้นไม่สมเหตุสมผลอีกต่อไป หกปีที่แล้ว แผนงานทางเรขาคณิตถึงที่ราบสูง บังคับให้เกิดคำถามที่พื้นฐานกว่า — คำถามที่ในมุมมองย้อนหลัง อุตสาหกรรมทั้งหมดจะต้องเผชิญในที่สุด

1. เวลา ไม่ใช่พื้นที่: สกุลเงินที่แท้จริงของยุคของมัวร์

เมื่อลดลงถึงผลกระทบหลักต่อผู้ใช้ปลายทาง กฎของมัวร์ไม่เคยเกี่ยวกับเรขาคณิตอย่างแท้จริง ทรานซิสเตอร์ที่เล็กลงช่วยปรับปรุงประสิทธิภาพของระบบเพราะมันสลับได้เร็วขึ้น อินเตอร์คอนเนกต์ที่หนาแน่นขึ้นช่วยปรับปรุงประสิทธิภาพเพราะสัญญาณเดินทางเป็นระยะทางที่สั้นลง การบูรณาการที่สูงขึ้นช่วยปรับปรุงประสิทธิภาพเพราะข้อมูลข้ามขอบเขตน้อยลง สิ่งที่แต่ละรุ่นส่งมอบ โดยแก่นแท้ คือการลดเวลา — พิโควินาทีถึงนาโนวินาทีที่อุปกรณ์ นาโนวินาทีถึงไมโครวินาทีที่ชิป ไมโครวินาทีถึงวินาทีที่ระบบ การย่อขนาดเชิงพื้นที่ทำหน้าที่เป็นเพียงเครื่องมือในการบีบอัดเวลา

เมื่อตระหนักถึงสิ่งนี้ การวางกรอบใหม่ที่ชัดเจนก็ปรากฏขึ้น เวลาเองควรถูกนำมาเป็นตัวชี้วัดหลัก ค่าคงที่เวลาลักษณะเฉพาะ τ สามารถถูกกำหนดได้ในทุกชั้นของสแต็ก — ทรานซิสเตอร์, วงจร, ชิป, และระบบ — และการลดลงของมันถูกถือเป็นเป้าหมายการปรับให้เหมาะสมร่วมกัน การย่อขนาดตามเรขาคณิตจะกลายเป็นหนึ่งในหลายเทคนิคในการลด τ แทนที่จะเป็นเทคนิคเดียว

หลักการนี้เรียกว่า τ scaling และถูกเสนอที่นี่ในฐานะผู้สืบทอดต่อการย่อขนาดตามเรขาคณิตของมัวร์ในฐานะหลักการชี้นำของวิวัฒนาการเซมิคอนดักเตอร์ โดยนิยาม τ ถือเป็นโครงสร้างแบบชั้นที่แยกย่อยได้เป็น

• ทรานซิสเตอร์: ความหน่วงการสลับภายใน จัดการผ่านการเสริมสมรรถนะการเคลื่อนที่, วิศวกรรมความเครียด, เกท high-κ/โลหะ, และสถาปัตยกรรม GAA และเพิ่มมากขึ้นผ่านการลด R และ C กาฝากของอินเตอร์คอนเนกต์ท้องถิ่น ซึ่งขณะนี้เกินเวลาเคลื่อนที่ภายในหลายเท่า
• วงจร: ความหน่วงการแพร่กระจาย RC ตามเส้นทางสัญญาณ จัดการผ่านตัวนำที่มีความต้านทานต่ำกว่า, ไดอิเล็กตริก low-κ, และที่สำคัญที่สุดผ่านการลดความยาวลวดผ่านการบูรณาการแนวตั้ง
• ชิป: ความหน่วงการคำนวณและการเข้าถึงหน่วยความจำ จัดการผ่านทางเลือกสถาปัตยกรรม, ความลึกของไปป์ไลน์, ลำดับชั้นหน่วยความจำ, และแฟบริคบนชิป
• ระบบ: เวลาข้อความและการซิงโครไนซ์แบบ end-to-end จัดการผ่านโทโพโลยีอินเตอร์คอนเนกต์, สแต็กโปรโตคอล, และการออกแบบแฟบริค

โดยที่ปัจจัยการย่อขนาด α นั้นเฉพาะต่อการใช้งานมากกว่าเป็นสากล ประสบการณ์การผลิตจนถึงปัจจุบันบ่งชี้ α ≈ 1.3× ต่อปีสำหรับอุปกรณ์มือถือที่จำกัดพลังงาน ≈ 1.5× ต่อปีสำหรับระบบอัตโนมัติที่สำคัญต่อความปลอดภัย และสูงถึง 10× ต่อปีสำหรับโหลดงาน AI ซึ่งปริมาณงานแปลงเป็นมูลค่าทางเศรษฐกิจโดยตรง

สิ่งที่ทำให้ τ เป็นตัวชี้วัดหลักที่มีประโยชน์ แทนที่จะเป็นการติดป้ายใหม่ของตัวชี้วัดที่มีอยู่ คือมันเป็นตัวชี้วัดเดียวกันทั่วทั้งสแต็ก ความถี่, ความหน่วง, แบนด์วิดท์, และปริมาณงานล้วนถูกควบคุมโดย τ ที่ชั้นตามลำดับของมัน นักเทคโนโลยีกระบวนการ, นักออกแบบวงจร, และสถาปนิกระบบสามารถอภิปรายปริมาณเดียวกันในหน่วยที่เหมือนกัน τ คือภาษาที่ทำให้การปรับให้เหมาะสมร่วมกันแบบ end-to-end ของสแต็กเป็นไปได้ — และยุคของการปรับให้เหมาะสมอิสระในแต่ละชั้น โดยที่เวลาปรากฏเป็นผลตกค้าง ได้สิ้นสุดลงแล้ว

1. LogicFolding: จุดพิสูจน์บน SoC มือถือ

การทดสอบ τ scaling ในระดับการผลิตครั้งแรกดำเนินการในมือถือ SoC สมาร์ทโฟนเป็นกรณีพิเศษที่ชิปตัวเดียวประกอบเป็นระบบทั้งระบบ ไม่มีความขนานแบบหลายซ็อกเก็ต แฟบริคพันโหนดไม่สามารถปกปิดลิงก์ที่ช้าได้ ประสิทธิภาพทั้งหมดที่ส่งถึงผู้ใช้มาจากไดเดียว ภายใต้ขอบเขตพลังงานไม่กี่วัตต์ ต่อขีดจำกัดความร้อนที่กำหนดโดยข้อจำกัดของรูปแบบอุปกรณ์ถือ

หลังจากปี 2020 เมื่อการเข้าถึงโหนดชั้นนำถูกจำกัด คำถามที่ปฏิบัติการได้กลายเป็น: ด้วยโหนดที่คงที่ จะสามารถส่งมอบการปรับปรุงรายรุ่นอย่างต่อเนื่องบนไดเดียวได้อย่างไร

คำตอบที่เกิดขึ้นเรียกว่า LogicFolding

คำนิยาม LogicFolding เป็นระเบียบวิธีการออกแบบที่แบ่งวงจรดิจิทัล อนาล็อก และหน่วยความจำข้ามชั้นที่ทำงานซ้อนกันในแนวตั้ง เพื่อปรับประสิทธิภาพ พลังงาน และพื้นที่ให้เหมาะสมร่วมกันตามหลักการย่อขนาดเวลา

วงจรดิจิทัลแบ่งออกเป็นลอจิกเชิงผสม — เครือข่ายบูลีนระหว่างรีจิสเตอร์ — และลอจิกเชิงลำดับ — ฟลิปฟล็อปที่เก็บสถานะ เพดานประสิทธิภาพของระบบดิจิทัลถูกกำหนดโดยความหน่วงของเส้นทางวิกฤตระหว่างสเตจฟลิปฟล็อปที่อยู่ติดกัน ซึ่งในทางกลับกันถูกครอบงำโดย RC ของอินเตอร์คอนเนกต์และจำนวนเกตตามเส้นทางนั้น การปรับให้เหมาะสมแบบดั้งเดิมวางเกตในระนาบและเดินสายผ่านสแต็กโลหะด้านบน ยิ่งลวดยาว RC กาฝากก็ยิ่งมากขึ้น และเส้นทางวิกฤตก็ยิ่งช้าลง

LogicFolding ละทิ้งสมมติฐานระนาบ เกตของเส้นทางวิกฤตถูกกระจายข้ามสองชั้น (และในที่สุดมากกว่า) ที่ทำงานซ้อนกันในแนวตั้ง เชื่อมต่อผ่านการยึดติดแบบไฮบริดที่มีพิทช์ละเอียดพิเศษ จากมุมมองของนักออกแบบวงจร ทั้งสองชั้นทำงานเป็นแฟบริคต่อเนื่องเดียว โดยมีเซลล์กระจายข้ามขอบเขตเวเฟอร์ราวกับว่ามันเป็นชั้นโลหะเพิ่มเติม สายสัญญาณสั้นลงอย่างมาก RC กาฝากลดลงอย่างรวดเร็ว สัญญาณนาฬิกากระชับขึ้น และชิปทำงานที่ความถี่สัญญาณนาฬิกาสูงขึ้นที่โหนดอุปกรณ์เดียวกัน

เพื่อช่วยให้ LogicFolding ส่งมอบข้อได้เปรียบเหล่านี้ การรักษาอัตราทดเกียร์ระหว่างพิทช์การยึดติดแบบไฮบริดและพิทช์โลหะบนให้ค่อนข้างต่ำจึงเป็นประโยชน์ — ในทางปฏิบัติต่ำกว่า 3 โดยประมาณ โดยทั่วไปอัตราทดเกียร์ที่ต่ำกว่าจะดีกว่า ด้วยพิทช์โลหะบนในปัจจุบันประมาณ 720 นาโนเมตร ซึ่งแปลเป็นพิทช์การยึดติดแบบไฮบริดต่ำกว่า 2 μm — และในอุดมคติคืออัตราทดเกียร์ประมาณ 1 ซึ่งค่าใช้จ่ายในการเดินสายแบบกรงนกที่อินเทอร์เฟซการยึดติดจะหายไปอย่างมีประสิทธิภาพ การบรรลุพิทช์นี้ พร้อมด้วยความแม่นยำในการซ้อนทับที่ต้องการ (<0.5 μm), การย่อขนาด TSV (CD และ KOZ ต่ำกว่า 1.5 μm, พิทช์ต่ำกว่า 6 μm), และผลผลิต (~100% พร้อมความซ้ำซ้อนอัจฉริยะ) ต้องใช้ความพยายามในการพัฒนาเป็นเวลาหลายปีทั่วทั้งระบบนิเวศของผู้จัดหาและพันธมิตร

• ประสิทธิภาพพลังงานของคอร์ประสิทธิภาพ SoC ดีขึ้น 41% และความถี่สัญญาณนาฬิกาสูงสุดเพิ่มขึ้นเกือบ 13%
• เส้นทางข้อมูล Network-on-Chip ความเร็วสูงทั่วโลกที่สร้างขึ้นข้ามทั้งชั้นบนและล่างลดพื้นที่เส้นทางข้อมูลลง 55% พร้อมปรับปรุงเสถียรภาพการจ่ายพลังงาน
• รูปแบบการปรับค่าความเบี่ยงเบนสัญญาณนาฬิกาหลังซิลิคอนมีส่วนทำให้ประสิทธิภาพ SoC เพิ่มขึ้นมากกว่า 5% อย่างอิสระ
• บน SRAM — ซึ่งความเร็วในการเข้าถึง, พลังงานต่อบิต, และพื้นที่ขึ้นอยู่กับความยาวของบิตไลน์และเวิร์ดไลน์อย่างมาก — LogicFolding ทำให้เส้นทางวิกฤตสั้นลง, ลดพลังงานต่อบิต, และเพิ่มความถี่ในการทำงานมากกว่า 40%
• บนคอร์ประมวลผลที่เป็นตัวแทน สถาปัตยกรรมการพับสองชั้นลดจำนวนบัฟเฟอร์สัญญาณนาฬิกาลงมากกว่า 50%, ความเบี่ยงเบนสัญญาณนาฬิกาลดลง 25%, และความยาวลวดลดลงประมาณ 30%

ข้อได้เปรียบเหล่านี้บรรลุได้ที่โหนดอุปกรณ์คงที่ โดยไม่ได้มาจากขั้นตอนลิโธกราฟีใหม่ แต่มาจากการจัดระเบียบโทโพโลยีใหม่ของการกระจายเชิงพื้นที่ของลอจิกในสามมิติ

การใช้งาน LogicFolding ที่จัดส่งใน Kirin 2026 นั้นจงใจแบบระมัดระวัง พิทช์การยึดติดแบบไฮบริดถึง 1.5 μm; การลงจอด TSV ก้าวหน้าเพียงหนึ่งชั้นใต้โลหะบน; การพับถูกใช้แบบคัดเลือกตามเส้นทางวิกฤตที่สำคัญเท่านั้น ไม่ใช่ทั่วทั้งการออกแบบ ถึงกระนั้น ความถี่คอร์ประสิทธิภาพ CPU กลับมาที่ 3.1 GHz ในปีนี้

ในช่วงทศวรรษหน้า LogicFolding คาดว่าจะวิวัฒนาการจากการพับเส้นทางวิกฤตแบบท้องถิ่นไปสู่การพับหลายชั้นเต็มรูปแบบ — สาม, สี่, และมากกว่าชั้นที่ทำงานต่อแพ็คเกจ — โดยเปิดใช้งานผ่านการยึดติดแบบไฮบริดที่อุณหภูมิต่ำกว่า (ผ่อนคลายงบประมาณความร้อนข้ามชั้น) และโดยการลงจอด TSV ที่ย้ายจากโลหะบนลงไปที่ M6 ซึ่งปลดปล่อยทรัพยากรการเดินสายระดับสูงมากกว่า 30% จากปี 2026 ถึง 2035 ความหนาแน่นทรานซิสเตอร์คาดการณ์ว่าจะเพิ่มขึ้นไปสู่ 400 MTr/mm² และเกินกว่านั้น ในเวลาเดียวกัน LogicFolding ช่วยให้ Kirin เพิ่มความถี่คอร์ CPU อย่างมีนัยสำคัญ และปูทางไปสู่ 4 GHz และเกินกว่านั้น (ตารางที่ 1) แผนงานนี้เป็นไปได้และในแง่ต้นทุน ก็มีความเป็นไปได้ทางเศรษฐกิจ

ตารางที่ 1 แนวโน้มของความถี่การทำงานของคอร์ประสิทธิภาพ CPU Kirin

แถบข้าง A — LogicFolding โดยสังเขป

• พิทช์การยึดติดแบบไฮบริด: ต่ำกว่า 2 μm (1.5 μm ใน Kirin 2026; อัตราทดเกียร์เป้าหมาย ≈ 1)
• ความแม่นยำในการซ้อนทับ: ต่ำกว่า 0.5 μm
• CD/KOZ ของ TSV: ต่ำกว่า 1.5 μm; พิทช์ต่ำกว่า 6 μm; อัตราล้มเหลว <100 ppm; อัตราซ่อมแซม 99.9%
• ผลผลิต: ~100% พร้อมความซ้ำซ้อนอัจฉริยะ
• ความหนาแน่นทรานซิสเตอร์: 155 → 238 MTr/mm² ในขั้นตอนเดียว
• ประสิทธิภาพพลังงาน / กำไรความถี่ (SoC P-core): +41% / +13%
• ความถี่การทำงาน SRAM: +40%+
• จำนวนบัฟเฟอร์สัญญาณนาฬิกา / ความเบี่ยงเบนสัญญาณนาฬิกา / ความยาวลวดบนคอร์ที่เป็นตัวแทน: −50% / −25% / −30%

1. จากพิโควินาทีถึงไมโครวินาที: τ scaling ในดาต้าเซ็นเตอร์ AI

คำถามธรรมชาติคือว่าหลักการที่พัฒนาขึ้นในระบบสมาร์ทโฟนระดับมิลลิวัตต์จะรอดพ้นการแปลไปสู่ระบบระดับกิกะวัตต์ของการฝึกอบรมและการอนุมานผล AI หรือไม่ โหลดงาน AI ครอบครองปลายอีกด้านของสเปกตรัม τ: ไม่ใช่ชิปตัวเดียวแต่เป็นชิปหลายร้อยหรือหลายพันตัวที่ทำหน้าที่เป็นเครื่องเดียว โดยมีพลังการคำนวณรวมเพิ่มขึ้นประมาณหกลำดับความสำคัญในช่วงทศวรรษที่ผ่านมา

คำตอบคือใช่ — โดยมีเงื่อนไขว่า τ ถือเป็นวัตถุประสงค์ระดับระบบและนำไปใช้ทั่วทั้งห่วงโซ่ แทนที่จะภายในตัวเร่งตัวเดียว

ข้อเท็จจริงสองประการกำหนดรูปแบบด้าน AI ของข้อโต้แย้ง τ ประการแรก ระบบ AI ยังคงเติบโต — จากชิปหนึ่งตัว ไปเป็นหลายสิบ ไปเป็นหลายร้อย และเพิ่มมากขึ้นไปเป็นหลายหมื่น ประการที่สอง งบประมาณพลังงานและงบประมาณวัสดุของระบบ AI สมัยใหม่ถูกครอบงำโดยข้อมูล ไม่ใช่โดยการคำนวณ พลังงานมากกว่า 80% ในคลัสเตอร์ AI ขนาดใหญ่ถูกใช้โดยการเคลื่อนย้ายข้อมูล ต้นทุนมากกว่า 70% ของระบบถูกจัดสรรให้กับการจัดเก็บข้อมูล ผลกระทบโดยตรงคือ: การลดเวลาที่ข้อมูลใช้ในการเคลื่อนย้าย — ระหว่างชิป, ระหว่างแร็ค, และภายในแพ็คเกจ — มีความสำคัญอย่างน้อยเท่ากับการลดเวลาที่การคำนวณใช้ในการคำนวณ

τ scaling ถูกทำให้เป็นจริงในระดับ AI ผ่านสามชั้นที่ประสานงานกัน: ระบบแฟบริค (Unified Bus), เอ็นจิ้นออปติคัลที่บรรจุใกล้ชิป (Hi-ONE), และการจัดระเบียบโทโพโลยีใหม่ของแพ็คเกจเอง (3D Folding)

4.1 Unified Bus — ระบบแฟบริคที่ให้ความสำคัญกับ τ เป็นอันดับแรก

สถาปัตยกรรมหลายโหนด, หลายตัวเร่งแบบดั้งเดิมเคลื่อนย้ายข้อมูลผ่านโปรโตคอลหลายชั้นที่ซ้อนกัน: PCIe ไปยังโฮสต์, NVLink หรือแฟบริคที่เป็นกรรมสิทธิ์ภายในแชสซี, อีเทอร์เน็ตหรือ InfiniBand ระหว่างแชสซี, และการเข้าถึงหน่วยความจำระยะไกลของสแต็กซอฟต์แวร์ด้านบน แต่ละชั้นนำมาซึ่งการแปลงโปรโตคอล การทำให้เป็นอนุกรมเพิ่มเติม บัฟเฟอร์ DMA เพิ่มเติม และการจับมือเพิ่มเติม ทุกการแปลงเพิ่มความหน่วง ลดความน่าเชื่อถือ และก่อให้เกิดต้นทุนเพิ่มเติม

Unified Bus (UB) แทนที่สแต็กนี้ด้วยโปรโตคอลเดียวที่ทำงานภายในและข้ามแชสซี — แฟบริคแบบ peer-to-peer อย่างสมบูรณ์ที่เปิดเผยความหมายของหน่วยความจำโดยกำเนิดทั่วทั้งระบบ การเคลื่อนย้ายข้อมูลถูกลดลงเป็นการส่งแบบ peer-to-peer ที่ไม่มีการแปลงที่ชั้นความหมายของหน่วยความจำ โดยมีความสอดคล้องที่จัดการโดยฮาร์ดแวร์แทนการส่งข้อความของสแต็กซอฟต์แวร์

ประโยชน์ที่วัดได้คือประมาณสองลำดับความสำคัญ: ความหน่วงการเข้าถึงระยะไกลแบบ end-to-end ลดลงจากหลายสิบไมโครวินาทีซึ่งเป็นเรื่องปกติของสแต็ก TCP/IP-class ไปเป็นประมาณ 100 ns — การลด τ ของระบบ ~500× ตามแกนการสื่อสารที่โดดเด่น ในระดับแร็ค สิ่งนี้ทำให้ระบบเข้าใกล้เชิงเส้นกำกับเป็นเครื่องเดียวที่สอดคล้องกันผ่านแฟบริค — ถูกกำหนดภายในเป็น System-as-One-Chip

4.2 Hi-ONE — I/O แบบออปติคัลที่ระดับแพ็คเกจ

เมื่อความหน่วงการสื่อสารถูกลดลง คอขวดถัดไปจะเปลี่ยนไป การเพิ่มความหนาแน่นของชิปภายในแร็คเดียวผลักดันความหนาแน่นของพลังงานและความน่าเชื่อถือให้เกินขีดจำกัด — และผลักดัน SerDes ไฟฟ้าให้เกินขีดจำกัดเช่นกัน ที่ 400 Gb/s ต่อชิป AI การเดินสายทองแดงยังคงเข้าใจได้ดีและเชื่อถือได้ ที่หลาย Tb/s ต่อชิป ทองแดงกลายเป็นสิ่งไม่สามารถปฏิบัติได้ทางกายภาพ: ระยะของ SerDes หดตัว, การเดินสายกลายเป็นเทอะทะอย่างมาก, การติดตั้งแผงกลายเป็นสิ่งไม่สามารถทำได้, และส่วนต่างความร้อนและการจ่ายพลังงานหมดลง

วิธีการที่พัฒนาที่ Huawei Semiconductor คือ High-density Optical-interconnect-Node Engine, Hi-ONE — เอ็นจิ้นออปติคัลที่บรรจุใกล้ชิปซึ่งส่งมอบ 8 Tb/s ต่อโมดูล เท่ากับแบนด์วิดท์ UB ของชิป AI บนลิงก์ออปติคัลเดียว มันลดระยะ SerDes ที่ต้องการจาก ~100 ซม. เหลือ ~5 ซม. กำจัดการเดินสายเทอะทะ และขยายระยะจากต่ำกว่าหนึ่งเมตรเป็น 100 เมตร — ทำให้การเชื่อมต่อระหว่างกันที่มีความหนาแน่นสูงสำหรับดาต้าเซ็นเตอร์แบบกระจายที่ระดับกิกะวัตต์เป็นไปได้ทางกายภาพ

ปรัชญาการออกแบบที่อยู่ภายใต้ Hi-ONE นั้นเป็นข้อโต้แย้ง τ scaling ในตัว แทนที่ DSP หนักเพื่อความเที่ยงตรงของสัญญาณสูง Hi-ONE ใช้วิธีการเชิงเส้น — ไดรเวอร์ที่ปรับปรุงด้วยการปรับสมดุลอนาล็อกและทรานส์อิมพีแดนซ์แอมพลิฟายเออร์ — และยอมให้โปรโตคอล UB ทนต่ออัตราความผิดพลาดบิตที่ผ่อนคลายโดยเจตนา การแลกเปลี่ยนข้ามชั้นระหว่างเลเยอร์โปรโตคอลและเลเยอร์กายภาพนี้ช่วยลดพลังงาน ต้นทุน และความซับซ้อนในการบูรณาการ และเป็นตัวอย่างของการแลกเปลี่ยนข้ามชั้นที่ระเบียบวิธีที่ให้ความสำคัญกับ τ เป็นอันดับแรกให้รางวัล

4.2 ปัญหา N²-vs-N และเหตุใด 3D Folding จึงหลีกเลี่ยงไม่ได้

เหตุผลที่ลึกที่สุดที่ตัวเร่ง AI จะไม่หยุดที่ฟานเอาท์ 2.5D นั้นเป็นเชิงเรขาคณิต และสมควรได้รับการระบุอย่างชัดแจ้งเพราะมันกำหนดแผนงานหลังปี 2030

ในชิป AI 2.5D ทั่วไป ไดลอจิกอยู่ตรงกลางแพ็คเกจ สแต็ก HBM และ SerDes เรียงรายตามขอบ และตัวควบคุมแรงดันไฟฟ้าล้อมรอบแพ็คเกจ สัญญาณหน่วยความจำทุกสัญญาณ สัญญาณอินเตอร์คอนเนกต์ทุกสัญญาณ และแอมแปร์ของกระแสจ่ายทุกแอมแปร์ต้องเคลื่อนที่ผ่านขอบของไดเพื่อไปถึงทรัพยากรการคำนวณภายใน ถ้าไดมีความยาวด้าน N แล้ว:

• ความจุในการคำนวณจะปรับขนาดตาม N² (พื้นที่)
• แต่แบนด์วิดท์หน่วยความจำ อินเตอร์คอนเนกต์ และการจ่ายพลังงาน — ทั้งหมดที่ดำเนินการโดยฟานเอาท์ 2.5D ตามขอบ — ปรับขนาดตาม N (เส้นรอบวง) เท่านั้น

ความแตกต่างที่กว้างขึ้นระหว่างเส้นโค้งกำลังสองและเชิงเส้นนี้ประกอบเป็นปัญหาฟานเอาท์ และมันอธิบายการชะงักของการปรับขนาด 2.5D โดยไม่ขึ้นกับว่าโหนดลอจิกพื้นฐานจะก้าวร้าวแค่ไหน ไม่มีการปรับปรุงระดับทรานซิสเตอร์ใดปิดช่องว่างโทโพโลยีนี้ได้

3D Folding แก้ปัญหานี้โดยย้ายทรัพยากรที่ถูกล่ามไว้กับขอบไปยังพื้นผิว การจ่ายพลังงาน (ผ่านแหล่งจ่ายด้านหลังและตัวควบคุมแรงดันไฟฟ้าแบบบูรณาการ), หน่วยความจำความเร็วสูง (ผ่านการยึดติดแบบไฮบริดกับลอจิก), และ I/O แบบออปติคัล (ผ่าน Hi-ONE ที่บรรจุใกล้ชิป) ทั้งหมดย้ายจากเส้นรอบวงไปยังพื้นผิวแนวตั้ง — และเมื่ออยู่บนพื้นผิวแล้ว มันจะปรับขนาดเป็น N² ซึ่งเท่ากับก้าวกำลังสองของการคำนวณ แพ็คเกจไม่ได้เป็นไดลอจิกที่ล้อมรอบด้วยสายพานเส้นรอบวงของหน่วยความจำและ SerDes อีกต่อไป มันกลายเป็นสแต็กที่บูรณาการในแนวตั้งซึ่งหน่วยความจำ แฟบริค พลังงาน และลอจิกล้วนปรับขนาดไปด้วยกัน

แผนงานวางวิวัฒนาการนี้บนไทม์ไลน์ที่ชัดเจน จนถึงประมาณปี 2030 ตัวเร่ง AI (สาย Ascend SuperPoD — Ascend 910C ในปี 2025, Ascend 950 ในปี 2026, และ 990 ที่จะตามมา) อาศัยการผสมผสานของเทคนิคที่เติบโตเต็มที่: ชิปเล็ต, ฟานเอาท์ 2.5D, และการซ้อน 3 มิติผ่านไมโครบัมพ์และการยึดติดแบบไฮบริดพิทช์มาตรฐาน ประมาณปี 2030 Ascend 990 จะนำ LogicFolding เข้าสู่คลาสตัวเร่ง AI และจากจุดนั้น 3D Folding จะกลายเป็นพาหะหลักของ α ผ่านปี 2035 ตามเส้นทางนี้ การบูรณาการฮาร์ดแวร์คาดการณ์ว่าจะเพิ่มขึ้นมากกว่า 100 เท่าภายในปี 2035 โดยการลด τ จะถูกกระจายไปทั่วทุกชั้นของสแต็ก แทนที่จะกระจุกตัวที่ระดับอุปกรณ์

แถบข้าง B — τ ในระดับระบบ AI

• ความหน่วงการเข้าถึงระยะไกลของ UB: ~10s ของ μs → ~100 ns (≈ การลด τ 500 เท่า)
• แบนด์วิดท์ต่อโมดูลของ HiONE: 8 Tb/s (เท่ากับแบนด์วิดท์ UB ต่อชิป)
• ระยะ SerDes ของ HiONE: ~100 ซม. → ~5 ซม.; ระยะแผงต่อแผง: <1 ม. → 100 ม.
• ปัญหาฟานเอาท์: คำนวณ ∝ N², BW/I/O/พลังงานที่ถูกล่ามกับเส้นรอบวง ∝ N
• 3D Folding: ย้าย BW, I/O แบบออปติคัล และการจ่ายพลังงานจากขอบไปยังพื้นผิว คืนความเท่าเทียม N²
• การเติบโตของการบูรณาการฮาร์ดแวร์ที่คาดการณ์ 2026 → 2035: >100×

1. ลอจิกและหน่วยความจำ: จากการแยกส่วนสู่การหลอมรวมอีกครั้ง

นัยหนึ่งของ τ scaling สมควรได้รับการอภิปรายแยกต่างหาก เพราะผลที่ตามมานั้นทั้งในเชิงอุตสาหกรรมและเทคนิค

ในยุค 8086 อุตสาหกรรมจงใจแยกโปรเซสเซอร์และหน่วยความจำผ่านบัสหน่วยความจำที่ได้มาตรฐาน การแยกส่วนนั้นอนุญาตให้สองอุตสาหกรรมปรับขนาดได้อย่างอิสระ: ประสิทธิภาพของโปรเซสเซอร์ก้าวหน้าไปอย่างรวดเร็วตามเส้นโค้งของมัวร์ ในขณะที่ผู้ผลิตหน่วยความจำพัฒนาตลาดที่แยกจากกันขนาดใหญ่เคียงข้างไป

ยุค AI กำลังย้อนกลับการแยกส่วนนี้ การขยายตัวอย่างต่อเนื่องของความหนาแน่นในการคำนวณกำลังผลักดันแบนด์วิดท์หน่วยความจำ ความหน่วง พลังงาน และบรรจุภัณฑ์ไปสู่ขีดจำกัด HBM, การยึดติดแบบไฮบริด, และ SRAM แบบ 3D-stacked เป็นอาการของข้อเท็จจริงพื้นฐานเดียว: สำหรับโหลดงาน AI สมัยใหม่ การเคลื่อนย้ายข้อมูลมีความสำคัญพอๆ กับการคำนวณเอง และลอจิกและหน่วยความจำกำลังถูกผลักดันให้รวมเข้าด้วยกันทางกายภาพอย่างแน่นหนาอีกครั้ง เมื่อพวกมันหลอมรวม ความสมดุลของอิทธิพลในห่วงโซ่อุปทานกำลังเปลี่ยนไปสู่ผู้ผลิตหน่วยความจำและบรรจุภัณฑ์

ทิศทางทางเทคโนโลยีไม่คลุมเครือ แต่การแก้ปัญหาทางเศรษฐศาสตร์ยังไม่ตกลง ความสำเร็จที่ยั่งยืนในยุคฮาร์ดแวร์ AI จะตกเป็นของผู้ที่สามารถหลอมรวมลอจิกและหน่วยความจำทางเทคโนโลยีและสร้างความร่วมมือทางเศรษฐกิจที่ช่วยให้ทั้งสองอุตสาหกรรมแบ่งปันผลประโยชน์ของการหลอมรวมนั้นในระยะยาว นี่ไม่ใช่แค่ปัญหาการวิจัย มันเป็นปัญหาเชิงโครงสร้างสำหรับอุตสาหกรรมที่จะแก้ไขในทศวรรษหน้า โดยการทำให้ต้นทุนข้ามชั้นของการแยกทุกครั้งมองเห็นได้ τ scaling ทำให้แน่ใจว่าปัญหาไม่สามารถถูกเลื่อนออกไปได้

1. ความท้าทายที่เปิดอยู่

มันจะทำให้เข้าใจผิดหากนำเสนอ τ scaling เป็นระบบที่สมบูรณ์ ปัญหาสำคัญหลายประการยังคงเปิดอยู่ และถูกระบุที่นี่ทั้งเพื่อเน้นงานที่กำลังดำเนินอยู่และเพื่อเชิญชวนความร่วมมือ

ชุดเครื่องมือและระเบียบวิธี EDA ในปัจจุบันถูกพัฒนาขึ้นสำหรับยุคที่พื้นที่ เวลา และพลังงานถูกปรับให้เหมาะสมตามสามแกนที่แยกจากกัน โดยที่ τ ของระบบเกิดขึ้นเป็นผลตกค้าง การพับแบบ LogicFolding เต็มรูปแบบต้องการให้ชุดเครื่องมือถือว่าไดที่ซ้อนกันหลายตัวเป็นหน่วยงานออกแบบต่อเนื่องเดียว — การแบ่งพาร์ติชันลอจิกที่ระดับเซลล์แทนที่จะเป็นระดับบล็อก การวางทั่วทั้งปริมาตรภายใต้ฟังก์ชันต้นทุนแบบรวม และการปิดไทม์มิ่งข้ามเส้นทางระหว่างไดซึ่งกาฝากของอินเตอร์คอนเนกต์แนวตั้ง, การยกเว้น KOZ, และความแปรผันของกระบวนการระหว่างเวเฟอร์มีปฏิสัมพันธ์ในแบบที่เครื่องมือที่ผ่านการฝึกอบรมแบบ 2D แบบดั้งเดิมไม่ได้จัดการอย่างเพียงพอ เครื่องมือภายในเบื้องต้นได้รับการพัฒนาแล้วซึ่งให้ผลลัพธ์ที่เป็นประโยชน์ และรายละเอียดระเบียบวิธีจะถูกเผยแพร่ในอีกไม่กี่เดือนข้างหน้า ชุดเครื่องมือที่ใช้ τ โดยกำเนิด — เปิด, หลายฟิสิกส์, และ 3D โดยกำเนิด — คือการลงทุนที่เปิดใช้งานที่สำคัญที่สุดเพียงอย่างเดียวสำหรับทศวรรษหน้า

ความแปรผันของกระบวนการระหว่างเวเฟอร์ LogicFolding ยึดติดเวเฟอร์จากล็อตที่อาจแตกต่างกัน — และในบางกรณีโหนดที่แตกต่างกัน ความแปรผันระหว่างเวเฟอร์ใน Vth, กระแสขับ และ RC ของอินเตอร์คอนเนกต์มีมากกว่าความแปรผันภายในเวเฟอร์อย่างมีนัยสำคัญ และส่งผลกระทบหนักที่สุดต่อการกระจายสัญญาณนาฬิกาและส่วนต่างของ hold-time ความซ้ำซ้อนอัจฉริยะ การชดเชยแบบปรับตัว และโฟลว์ signoff ที่คำนึงถึง τ เป็นองค์ประกอบที่จำเป็นของการตอบสนอง

ค่าใช้จ่ายของอินเตอร์คอนเนกต์แนวตั้ง ทุกการยึดติดแบบไฮบริดและทุก TSV ก่อให้เกิดค่าใช้จ่ายความต้านทานและความจุที่จำกัด และ KOZ ของ TSV แทนที่เซลล์มาตรฐาน ดังนั้น LogicFolding ต้องได้รับการพิสูจน์ในแต่ละชั้นผ่านอสมการง่าย ๆ

เกณฑ์นี้ได้ถูกข้ามผ่านไปแล้วสำหรับเส้นทางวิกฤตของอุปกรณ์เคลื่อนที่และหน่วยความจำ เกณฑ์นี้ขึ้นอยู่กับลักษณะงานเฉพาะ และขอบเขตจะเปลี่ยนแปลงไปเมื่อระยะห่างระหว่างจุดเชื่อมต่อ (bonding pitch) ลดลง

พลังงาน. τ เป็นกฎของเวลา ไม่ใช่กฎของจูล โหนดซูเปอร์ที่ทำงานเร็วขึ้น 10 เท่า แต่ใช้พลังงานมากกว่า 10 เท่า ไม่ได้ละเมิดหลักการปรับขนาดใดๆ แต่เกินขีดความสามารถของโครงข่ายไฟฟ้า ดังนั้น การปรับขนาด τ จึงต้องมีตัวแปรด้านพลังงานประกอบ: โครงสร้างหน่วยความจำแบบ semantic (memory-semantic fabrics) ที่กำจัดค่าโสหุ้ยของสแตก (stack overhead), ออปติกแบบใกล้/บรรจุร่วม (near-/co-packaged optics) ที่ลดพิโคจูลต่อบิตลงหลายเท่า, การจ่ายไฟด้านหลัง (backside power delivery), การคำนวณใน/ใกล้หน่วยความจำ (compute-in/near-memory) และการปฏิบัติอย่างมีวินัยในการแลกส่วนหัวของ τ (τ headroom) กลับมาเป็นพลังงาน (DVFS ในระดับดาต้าเซ็นเตอร์ ซึ่งเป็นกลไกเดียวกันที่ทำให้แบตเตอรี่สมาร์ทโฟนมีอายุการใช้งานยาวนาน) สิ่งสำคัญคือ ส่วนหัวของ τ เองก็ให้ส่วนหัวของพลังงานเมื่อจัดสรรไปในทิศทางนั้น

เกณฑ์มาตรฐาน (Benchmarks). เกณฑ์มาตรฐานประสิทธิภาพในปัจจุบันของอุตสาหกรรม ได้แก่ Linpack, MLPerf, SPEC ได้รับการออกแบบมาสำหรับยุคที่ค่าสเกลาร์เดี่ยวต่อลักษณะงานหนึ่งๆ ก็เพียงพอ อุตสาหกรรมที่ปรับขนาดด้วย τ จำเป็นต้องมีเกณฑ์มาตรฐานโปรไฟล์ τ (τ-profile benchmarks) ซึ่งเป็นเวกเตอร์ที่เปิดเผย τ ที่โดดเด่นในแต่ละชั้นของระบบ พร้อมกับส่วนหัวที่เหลืออยู่ในชั้นนั้น ชั้นที่มี τ โดดเด่นคือ การลงทุนครั้งต่อไปตามคำจำกัดความ

7. หกปีผ่านไป สิบปีข้างหน้า

ระหว่างเดือนพฤษภาคม 2020 ถึงพฤษภาคม 2026 Huawei Semiconductor ได้ออกแบบและผลิตชิป 381 รุ่นเพื่อรองรับตลาดอุปกรณ์เคลื่อนที่ ปัญญาประดิษฐ์ ยานยนต์ อุตสาหกรรม และโครงสร้างพื้นฐานเชิงปริมาณมาก ในพอร์ตโฟลิโอนี้ ทฤษฎีการปรับขนาด τ (τ scaling thesis) ยังคงใช้ได้:

• ในระดับอุปกรณ์และวงจร ความหนาแน่นของทรานซิสเตอร์เพิ่มขึ้นจาก 155 เป็น 400+ ล้านทรานซิสเตอร์ต่อตารางมิลลิเมตร (MTr/mm²) ภายในปี 2031
• ในระดับชิป LogicFolding แสดงให้เห็นแล้วบน SoC อุปกรณ์เคลื่อนที่ชั้นนำว่าความถี่ของเส้นทางวิกฤต ประสิทธิภาพการใช้พลังงาน และความหนาแน่น สามารถก้าวหน้าต่อไปได้ที่โหนดอุปกรณ์คงที่
• ในระดับระบบ Unified Bus และ Hi-ONE แสดงให้เห็นว่าการสื่อสาร τ หลายร้อยไมโครวินาทีสามารถถูกบีบอัดให้เหลือหลายร้อยนาโนวินาที และคลัสเตอร์ AI หลายชั้นวาง (multi-rack) สามารถทำงานเป็นเครื่องจักรที่สอดคล้องกันเครื่องเดียวได้
• มองไปข้างหน้า ความถี่ของคอร์ประสิทธิภาพ CPU คาดว่าจะสูงถึง 4 GHz ขึ้นไปภายในปี 2029 ประสิทธิภาพของ Kirin SoC คาดว่าจะเพิ่มขึ้นมากกว่าสองเท่าภายในสามถึงห้าปีภายใต้การใช้งานทั่วไป และการบูรณาการฮาร์ดแวร์ AI คาดว่าจะเติบโตมากกว่า 100 เท่าภายในปี 2035

ข้อเรียกร้องที่ลึกซึ้งยิ่งกว่า ซึ่งเกินกว่าผลิตภัณฑ์แต่ละชิ้น คือในเชิงระเบียบวิธี การปรับขนาด τ เป็นหลักการปรับขนาดแรกนับตั้งแต่ Dennard ที่ให้เป้าหมายการเพิ่มประสิทธิภาพร่วมกันแก่ทั้งสแต็ก มันส่งสัญญาณไปยังนักเทคโนโลยีกระบวนการ นักออกแบบวงจร สถาปนิก วิศวกรระบบ และทีมซอฟต์แวร์ว่าชุมชนเหล่านี้กำลังเพิ่มประสิทธิภาพปริมาณเดียวกันในหน่วยที่เหมือนกัน และการปรับปรุงในชั้นใดชั้นหนึ่งจะต้องส่งผ่านไปยัง τ ของระบบจึงจะนับว่าเป็นผล นอกจากนี้ยังบ่งชี้ถึงนักวางแผนกลยุทธ์อุตสาหกรรมและผู้จัดสรรเงินทุนว่าเงินดอลลาร์ต่อไปควรตาม τ ไม่ใช่ตามโหนด ว่าประสิทธิภาพในการแข่งขันไม่จำเป็นต้องอาศัยอยู่บนขอบชั้นนำของลิโธกราฟีอีกต่อไป และการบรรจุ แบนด์วิธหน่วยความจำ และการออกแบบโครงข่าย (fabric) ตอนนี้มีความสำคัญเชิงกลยุทธ์ที่ครั้งหนึ่งมีเพียงโหนดลอจิกชั้นนำเท่านั้นที่ถือครอง

สำหรับวิศวกรรุ่นหนึ่งที่ถูกสอนให้ถือว่า "กฎของมัวร์" (Moore's Law) มีความหมายเหมือนกับ "ความก้าวหน้า" นี่คือการเปลี่ยนแปลงที่ยากลำบาก ยุคเรขาคณิตได้สิ้นสุดลงแล้ว การปฏิเสธข้อเท็จจริงนั้นไม่ใช่กลยุทธ์ที่可行ได้ ยุคแห่งการเร่งความเร็วผ่านการย่อขนาดกำลังเปิดทางให้กับยุคแห่งการเร่งความเร็วผ่านการปรับขนาด τ ให้เหมาะสมทั่วทั้งระบบอิเล็กทรอนิกส์หลายชั้น และบริษัท กลุ่มวิจัย และระบบนิเวศที่นำ τ มาใช้เป็นเป้าหมายหลักในหกถึงสิบปีข้างหน้า จะเป็นผู้กำหนดรูปลักษณ์ของการคำนวณในทศวรรษต่อจากนี้

ขอบเขตของงานในสิบปีข้างหน้าได้ถูกกำหนดไว้แล้ว ยังมีคำถามเปิดอยู่มากมาย และไม่มีองค์กรใดสามารถจัดการกับคำถามเหล่านี้ได้เพียงลำพัง เครื่องมือ (toolchain) มาตรฐาน เกณฑ์มาตรฐาน ฟิสิกส์ของอุปกรณ์ และแบบจำลองทางเศรษฐกิจ ล้วนต้องการการมีส่วนร่วมจากนอกเหนือบริษัทใดบริษัทหนึ่ง ดังนั้น มุมมองนี้จึงมีจุดประสงค์ทั้งเพื่อเป็นรายงานจากภาคสนามและเป็นคำเชิญชวน

แผนงานข้างหน้านั้นท้าทาย แต่ทิศทางนั้นชัดเจน

ผู้เขียน

Tingbo He เป็นผู้นำธุรกิจเซมิคอนดักเตอร์ของ Huawei ทีมที่เธอกำกับดูแลได้ออกแบบและผลิตชิป 381 รุ่นระหว่างปี 2020 ถึง 2026 ในตลาดอุปกรณ์เคลื่อนที่ AI ยานยนต์ และโครงสร้างพื้นฐาน และเป็นที่มาของระเบียบวิธีการปรับขนาด τ และเทคโนโลยี LogicFolding, UnifiedBus และ Hi-ONE ที่อธิบายไว้ในบทความนี้

กิตติกรรมประกาศ

มุมมองนี้ได้มาจากการทำงานหกปีของวิศวกรหลายพันคนทั่ว Huawei Semiconductor และระบบนิเวศของพันธมิตรด้านโรงหล่อ อุปกรณ์ EDA และระบบ ผู้เขียนขอขอบคุณลูกค้าที่อดทนทำให้งานนี้เป็นไปได้

อ่านเพิ่มเติม

1. G. E. Moore, "Cramming more components onto integrated circuits," Electronics, vol. 38, no. 8, pp. 114–117, Apr. 1965 (reprinted in Proc. IEEE, vol. 86, no. 1, Jan. 1998).
2. R. H. Dennard et al., "Design of ion-implanted MOSFETs with very small physical dimensions," IEEE J. Solid-State Circuits, vol. 9, no. 5, pp. 256–268, 1974.
3. J. L. Hennessy and D. A. Patterson, "A new golden age for computer architecture," Commun. ACM, vol. 62, no. 2, pp. 48–60, Feb. 2019.
4. M. Horowitz, "Computing's energy problem (and what we can do about it)," ISSCC Dig. Tech. Papers, pp. 10–14, Feb. 2014.
5. International Roadmap for Devices and Systems (IRDS) — Interconnect and More-than-Moore chapters, 2023/2024 update.
6. P. Batude et al., "3D sequential integration: a key enabling technology for heterogeneous co-integration of new functions with CMOS," IEEE J. Electron Devices Soc., vol. 3, no. 3, pp. 205–216, 2015.