多層電子系統的時間縮放理論

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何庭波

華為

摘要

在長達六十年的時間裡，摩爾的幾何尺寸縮放驅動了半導體產業的進步。然而，這個業界共同遵循的定律已不再適用：純粹依靠縮小元件尺寸所帶來的回報已趨於平緩，領先晶片的設計預算已超過每顆十億美元，而在最先進的製程節點上，每電晶體的成本不再下降。本文提出一個接續的縮放原則——τ 縮放——它採用時間本身，而非電晶體面積，作為衡量進步的主要指標。此原則將一個單一的特徵時間常數 τ 設定為統一的優化目標，其應用範圍橫跨十二個數量級，從一個開關電晶體到一個資料中心的工作負載。本文將呈現兩個量產階段的示範案例。在一個行動 SoC 上，LogicFolding——一種將數位、類比和記憶體電路劃分到垂直堆疊的主動層中的方法論——在固定的裝置節點上，實現了電晶體密度 55% 的階梯式提升，以及 41% 的能效增益。在 AI 系統上，一個共同設計的技術棧，包含具有記憶體語義的 Unified Bus 架構、近封裝的 Hi-ONE 光學 I/O，以及邊緣到表面的 3D Folding，預計在 2035 年前實現超過 100 倍的硬體整合增長。更深層的主張是方法論上的：τ 縮放是自 Dennard 縮放以來，第一個為整個計算技術棧建立共享優化目標的縮放原則。

前言

自 1960 年代中期以來，半導體產業一直以奈米為單位衡量進步。每 18 個月，電晶體縮小、頻率提升、邏輯閘的成本下降。摩爾定律既是一個經驗觀察，也協助建立了一個業界共同遵循的定律，整個計算技術棧皆建基於此。如今，這個定律已不再適用。在 7 奈米節點之後，幾何尺寸縮放不再帶來過往的紅利。微影工具正逼近圖案化的物理極限，EUV 的折舊主導了晶圓成本，而每電晶體的平均價格曲線已趨於平緩——在某些情況下甚至出現反轉。對於那些在先進微影技術取得上受到限制的組織來說，這個限制來得更早，影響也更為嚴峻。

因此，產業的核心問題已經改變。它不再是「電晶體還能縮小多少？」而是「應該縮放什麼？以及相對於什麼目標？」

在過去六年中，筆者在華為半導體的團隊已在矽晶片上，針對行動 SoC、AI 加速器、系統互聯架構及封裝技術，深入研究了這個問題。結論是，答案不在於另一個製程節點，也不在於另一種電晶體架構，而在於改變主要的優化目標本身。本文主張，下一代電子系統的演進不應再以幾何尺寸縮放為指引，而應以時間縮放為圭臬——亦即，系統性地縮減一個單一的特徵時間常數 τ，使其貫穿技術棧的每一層，從以皮秒為單位切換的電晶體，到以秒為單位回應的資料中心工作負載。

下文將從科學方法論與產業路線圖兩個面向，闡述 τ 縮放的論證，並借鑒從 2020 年 5 月到 2026 年 5 月期間，381 款晶片量產過程中所學到的經驗。

1. 幾何尺寸時代的終結

在歷史的大部分時間裡，半導體產業只有一項任務：讓電晶體變得更小。戈登·摩爾在 1965 年的觀察——電晶體密度大約每兩年翻倍——在十年後得到了羅伯特·丹納德縮放理論的補充，該理論確立了按比例縮小電壓和尺寸可以維持恆定的電場。幾何尺寸縮放和丹納德縮放共同推動了長達近五十年，在每瓦性能與每美元性能上的指數級增長。

這種狀態分兩個階段瓦解。大約在 2005 年，丹納德縮放首先失效：電壓不再隨特徵尺寸按比例縮小，暗矽時代由此開始。幾何尺寸縮放則因 FinFET 及後續的環繞閘極（GAA）元件架構而得以延續。然而，在 7 奈米之後，純粹依賴尺寸縮放的回報已趨於平緩。其原因現在已有充分記載：速度飽和降低了本質延遲對通道長度的依賴性（從二次方降至線性）；局部互連的寄生電阻和電容日益主導了標準單元的延遲預算；光罩成本、EUV 折舊以及設計規則的複雜性，已將領先晶片的設計預算推升至 2 奈米節點每顆晶片超過十億美元。

經濟上的後果同樣無可避免。在先進節點上，每電晶體的成本已趨於平穩，而在最前沿，甚至正在上升。這個維持了過去五十年的業界共同遵循定律——每一世代以更低的成本獲得更多的電晶體——已不再成立。

對華為半導體而言，這個過渡還伴隨著一個額外的限制：無法取得最先進的微影設備。指望下一個節點能解決問題已不再可行。六年前，幾何尺寸縮放的路線圖已達到高原期，迫使我們提出一個更根本的問題——而回過頭來看，整個產業最終都將必須面對這個問題。

1. 時間，而非空間：摩爾時代的真正貨幣

歸結到對終端用戶的根本影響，摩爾定律從根本上來說從來不是關於幾何學。更小的電晶體之所以能提升系統性能，是因為它們切換得更快。更密集的互連之所以能提升性能，是因為訊號傳輸的距離更短。更高的整合度之所以能提升性能，是因為資料跨越的邊界更少。每一世代所帶來的，本質上都是時間的縮減——在元件層級是皮秒到奈秒，在晶片層級是奈秒到微秒，在系統層級是微秒到秒。空間上的縮放僅僅是壓縮時間的工具。

一旦認識到這一點，一個顯而易見的重構框架便應運而生。時間本身應被採納為主要的衡量指標。一個特徵時間常數 τ 可以在技術棧的每一層——電晶體、電路、晶片和系統——被定義出來，而縮減 τ 則被視為統一的優化目標。如此一來，幾何尺寸縮放就成為了眾多用於縮減 τ 的技術之一，而非唯一的方法。

這個原則被稱為 τ 縮放，在此被提出作為幾何摩爾縮放的繼任者，成為半導體演進的指導原則。從形式上來看，τ 被視為一個分層的結構，可以分解如下：

• 電晶體：本質開關延遲，透過提升載子遷移率、應變工程、高 κ/金屬閘極及 GAA 架構來解決，並且越來越依賴於減少局部互連的寄生電阻和電容，這些因素的影響現在已超過本質傳輸時間數倍。
• 電路：沿訊號路徑的 RC 傳播延遲，透過使用更低電阻率的導體、低 κ 介電質，以及——最關鍵的——透過垂直整合來減少導線長度來解決。
• 晶片：運算與記憶體存取延遲，透過架構選擇、管線深度、記憶體階層及晶片內互聯架構來解決。
• 系統：端到端的訊息與同步時間，透過互連拓撲、協定棧及互聯架構設計來解決。

其中，縮放因子 α 是特定於應用程式的，而非通用的。截至目前為止的量產經驗顯示，對於受功耗限制的行動裝置，α ≈ 每年 1.3 倍；對於安全至關重要的自動駕駛系統，α ≈ 每年 1.5 倍；而對於 AI 工作負載，α 可達每年 10 倍，因為在這類應用中，吞吐量直接轉化為經濟價值。

τ 之所以能成為一個有用的主要指標（而非僅僅是對現有指標的重新命名），是因為它在整個技術棧中是相同的指標。頻率、延遲、頻寬和吞吐量，在各自的階層中都受 τ 支配。一個製程技術人員、一個電路設計師和一個系統架構師，可以用相同的單位來討論同一個量。τ 是實現端到端技術棧共同優化的共通語言——而各自為政、獨立優化每一層、再將時序視為殘留問題的時代，已經結束了。

1. LogicFolding：行動 SoC 的實證

τ 縮放的第一個量產規模測試是在行動領域進行的。智慧型手機 SoC 是一個特例，因為一顆晶片就構成了整個系統。它沒有多插槽並行的選項；沒有數千個節點的互聯架構可以用來掩蓋一個慢速鏈路。所有傳遞給用戶的性能，都源自單一顆晶片，在數瓦的功率預算下，並受限於手持裝置外型尺寸所帶來的散熱極限。

2020 年之後，當取得先進製程節點的途徑受到限制時，我們面臨的核心問題變成：在製程節點固定的情況下，如何持續在一顆晶片上實現世代交替的性能提升？

由此產生的答案被稱為 LogicFolding。

定義。 LogicFolding 是一種設計方法，它將數位、類比和記憶體電路劃分到垂直堆疊的主動層中，依照時間縮放原則，共同優化性能、功耗和面積。

數位電路可分為組合邏輯——暫存器之間的布林網路——以及時序邏輯——用以保存狀態的正反器。一個數位系統的性能上限，由相鄰正反器級間的最長路徑延遲決定，而這個延遲又主要取決於該路徑上的互連 RC 和邏輯閘數量。傳統的優化方式是將邏輯閘佈置在一個平面上，並透過上方的金屬層進行繞線；導線越長，寄生 RC 越大，最長路徑就越慢。

LogicFolding 放棄了這種平面化的假設。最長路徑上的邏輯閘被分佈在兩個（未來可能更多）垂直堆疊的主動層中，並透過超細間距的混合鍵合技術連接起來。從電路設計師的角度來看，這兩個主動層就像一個連續的設計實體，晶胞如同被分配到一個額外的金屬層上，跨越了晶圓的邊界。訊號導線變得顯著更短，寄生 RC 急遽下降，時脈偏移更小，從而使晶片在相同製程節點下能以更高的時脈頻率運作。

為使 LogicFolding 實現這些效益，將混合鍵合間距與頂層金屬間距之間的齒輪比保持得相對較低是有利的——在實際應用中大約低於 3 倍，通常越低越好。以現今約 720 奈米的頂層金屬間距來看，這意味著混合鍵合間距需低於 2 微米——理想情況下，齒輪比應接近 1，此時鍵合介面處的鳥籠佈線開銷將有效消失。要達到這樣的間距，連同所需的重疊精度（<0.5 微米）、TSV 尺寸縮放（CD 和 KOZ 小於 1.5 微米，間距小於 6 微米），以及良率（透過智慧冗餘技術接近 100%），需要在供應商和合作夥伴生態系統中進行多年的製程開發努力。

• SoC 性能核心的功耗效率提升了 41%，最大時脈頻率提升了近 13%。
• 一個橫跨上、下兩個主動層的高速全域晶片網路資料路徑，將其佔用面積減少了 55%，同時改善了電源傳輸的穩定性。
• 一個矽後時脈偏移調整方案，獨立貢獻了超過 5% 的 SoC 性能提升。
• 在 SRAM 上——其存取速度、每 bit 能耗和面積都高度依賴於位元線和字線的長度——LogicFolding 縮短了最長路徑，減少了每 bit 能耗，並將工作頻率提升了超過 40%。
• 在一個具代表性的處理核心上，雙層折疊架構將時脈緩衝器數量減少了超過 50%，時脈偏移減少了 25%，導線長度減少了約 30%。

這些增益是在固定的裝置節點上實現的，並非透過新的微影步驟，而是透過在三個維度上對邏輯的空間分佈進行拓撲重組。

在 Kirin 2026 中實際導入的 LogicFolding 設計，刻意採取了較為保守的策略。混合鍵合間距達到了 1.5 微米；TSV 落點僅比頂層金屬層低一步；折疊技術僅選擇性地應用於關鍵的最長路徑上，而非整個設計。即便如此，今年 CPU 性能核心的頻率仍回升到了 3.1 GHz。

在接下來的十年中，LogicFolding 預計將從局部的關鍵路徑折疊，演進到大規模、多層的折疊——每個封裝中容納三個、四個甚至更多的主動層——這將得益於更低溫的混合鍵合技術（放寬各層之間的熱預算），以及 TSV 落點從頂層金屬層下移至 M6，這將釋放超過 30% 的高層繞線資源。從 2026 年到 2035 年，電晶體密度預計將提升至每平方毫米 4 億個電晶體甚至更高。與此同時，LogicFolding 也使 Kirin 能夠大幅提升 CPU 核心頻率，為邁向 4 GHz 及更高頻率鋪平了道路（表 1）。這條路線圖是可行的，且在成本方面也具有經濟可行性。

表 1. Kirin CPU 性能核心工作頻率的趨勢。

側欄 A——LogicFolding 一覽

• 混合鍵合間距：低於 2 微米（Kirin 2026 為 1.5 微米；目標齒輪比 ≈ 1）
• 重疊精度：低於 0.5 微米
• TSV CD/KOZ：小於 1.5 微米；間距小於 6 微米；故障率 <100 ppm；修復率 99.9%
• 良率：透過智慧冗餘技術接近 100%
• 電晶體密度：單一步驟從 155 提升至 238 MTr/mm²
• 能效 / 頻率增益（SoC P-core）：+41% / +13%
• SRAM 工作頻率：提升超過 40%
• 代表性核心上的時脈緩衝器數量 / 時脈偏移 / 導線長度：−50% / −25% / −30%

1. 從皮秒到微秒：AI 資料中心中的 τ 縮放

一個自然的問題是，在毫瓦級別的智慧型手機領域發展出來的原則，能否成功應用到千兆瓦級的 AI 訓練與推理領域？AI 工作負載處於 τ 光譜的另一端：不是單一晶片，而是數百或數千顆晶片協同工作，如同一台機器，其總體運算能力在過去十年間增長了約六個數量級。

答案是肯定的——前提是將 τ 視為一個系統層級的目標，並將其應用於整個鏈路，而非僅僅在單一加速器內部。

有兩個事實塑造了 τ 論證在 AI 領域的樣貌。首先，AI 系統持續成長——從一顆晶片，到幾十顆，到幾百顆，如今已發展到上萬顆。其次，現代 AI 系統的能量預算和物料預算，主要由資料而非運算所主導。在一個大型 AI 叢集中，超過 80% 的能量消耗於資料移動；超過 70% 的系統成本分配給了資料儲存。這直接暗示了一個結論：減少資料在傳輸過程中所花費的時間——無論是在晶片之間、機櫃之間，還是在封裝內部——其重要性至少不亞於減少運算本身所花費的時間。

τ 縮放在 AI 規模上，是透過三個協同的層級來實現的：一個系統互聯架構（Unified Bus）、一個近封裝光學引擎（Hi-ONE），以及封裝本身的拓撲重組（3D Folding）。

4.1 Unified Bus——一個以 τ 為優先的系統互聯架構

傳統的多節點、多加速器架構透過多層堆疊的協定來移動資料：透過 PCIe 連接到主機，透過 NVLink 或專有互聯架構在機箱內通訊，透過乙太網路或 InfiniBand 在機箱間通訊，並在其上疊加軟體層的遠端記憶體存取。每一層都涉及一次協定轉換、一次額外的序列化、一個額外的 DMA 緩衝區，以及一次額外的握手協商。每一次轉換都會增加延遲、降低可靠性，並產生額外成本。

Unified Bus（UB）用一個單一的協定取代了這個堆疊，該協定在機箱內部和跨機箱都能運作——這是一個完全對等的互聯架構，能在整個系統中本地化地暴露記憶體語義。資料移動被簡化為在記憶體語義層面上無需轉換的點對點傳輸，並由硬體管理的快取一致性取代了軟體層的訊息傳遞。

量測到的效益大約是兩個數量級：端到端的遠端存取延遲從 TCP/IP 類協定棧典型的數十微秒，降低到大約 100 奈秒——在主導通訊軸向上，系統 τ 實現了約 500 倍的縮減。在機櫃規模上，這使得系統趨近於一個單一的、互聯架構一致性的機器——內部稱之為「系統即單晶片」（System-as-One-Chip）。

4.2 Hi-ONE——封裝級的光學 I/O

一旦通訊延遲降低，下一個瓶頸就會轉移。增加單一機櫃內晶片的密度，會使功率密度和可靠性超過其極限——並使電氣 SerDes 超過其極限。在每顆 AI 晶片 400 Gb/s 的頻寬下，銅纜仍然是成熟且可靠的方案。但當頻寬達到每顆晶片數 Tb/s 時，銅線在物理上變得不可行：SerDes 的傳輸距離縮短，佈線變得異常笨重，機櫃安裝變得不切實際，且散熱和電源傳輸的餘裕也被耗盡。

華為半導體開發的方法是 Hi-ONE（高密度光學互連節點引擎）——一個近封裝光學引擎，每個模組提供 8 Tb/s 的頻寬，在單一光學鏈路上即可匹配一顆 AI 晶片的 UB 頻寬。它將所需的 SerDes 傳輸距離從約 100 公分縮短到約 5 公分，消除了笨重的佈線，並將傳輸距離從小於 1 公尺擴展到 100 公尺——使得分佈式、千兆瓦級資料中心所需的高密度互連在物理上成為可能。

Hi-ONE 背後的設計哲學本身就是 τ 縮放論證的體現。為了追求高訊號保真度而採用複雜的 DSP，Hi-ONE 選擇了一個線性的方法——一個帶有類比均衡增強功能的驅動器和跨阻抗放大器——並允許 UB 協定容忍一個刻意放寬的位元錯誤率。這種在協定層和物理層之間的跨層取捨，降低了功耗、成本和整合複雜度，也體現了以 τ 為優先的方法論所獎勵的跨層權衡。

4.3 N² 對 N 的困境，以及為什麼 3D 折疊是不可避免的

AI 加速器不會止步於 2.5D 扇出的最根本原因是幾何學上的，值得明確說明，因為它決定了 2030 年之後的路線圖。

在一個傳統的 2.5D AI 晶片中，邏輯晶片位於封裝中心，HBM 堆疊和 SerDes 排列在其邊緣，而電壓調節器則圍繞在封裝周圍。每一個記憶體訊號、每一個互連訊號、每一安培的電源電流，都必須穿過晶片的邊緣才能到達內部的運算資源。如果晶片的邊長為 N，那麼：

• 運算能力與 N² 成正比（面積），
• 但是記憶體頻寬、互連和電源傳輸——全部由 2.5D 扇出沿著邊緣承載——僅與 N 成正比（周長）。

這條二次方曲線與線性曲線之間不斷擴大的差距，構成了扇出困境，並且解釋了為何 2.5D 縮放會陷入停滯，無論底層邏輯節點有多先進。沒有任何電晶體層級的改進能夠彌補這個拓撲上的缺陷。

3D 折疊透過將邊緣受限的資源重新定位到表面上，解決了這個困境。電源傳輸（透過背面電源和整合式電壓調節器）、高速記憶體（透過與邏輯層的混合鍵合），以及光學 I/O（透過近封裝 Hi-ONE），都從周邊遷移到垂直表面——一旦位於表面上，它們就能以 N² 的規模進行擴展，與運算能力的二次方增長相匹配。封裝不再是一個邏輯晶片被記憶體和 SerDes 周邊頻寬圍繞；它變成了一個垂直整合的堆疊，在其中，記憶體、互聯架構、電源和邏輯層能夠同步擴展。

這條路線圖將此演進過程置於一個明確的時間表上。大約到 2030 年為止，AI 加速器（昇騰 SuperPoD 系列——2025 年的昇騰 910C、2026 年的昇騰 950，以及後續的 990）將依賴成熟技術的組合：小晶片、2.5D 扇出，以及透過微凸塊和標準間距混合鍵合實現的 3D 堆疊。大約在 2030 年左右，昇騰 990 將把 LogicFolding 引入 AI 加速器類別，從那時起，3D Folding 將成為直到 2035 年的主要承載因子 α。沿著這條路徑，預計到 2035 年，硬體整合度將增長超過 100 倍，而 τ 的縮減將分佈在技術棧的各個層級，而非僅僅集中在元件層級。

側欄 B——AI 系統規模下的 τ

• UB 遠端存取延遲：約數十微秒 → 約 100 奈秒（約 500 倍 τ 縮減）
• HiONE 每模組頻寬：8 Tb/s（匹配每晶片 UB 頻寬）
• HiONE SerDes 傳輸距離：約 100 公分 → 約 5 公分；面板到面板距離：<1 米 → 100 米
• 扇出困境：運算 ∝ N²，周長受限的頻寬/I/O/電源 ∝ N
• 3D Folding：將頻寬、光學 I/O 和電源傳輸從邊緣重新定位到表面，恢復 N² 的對等性
• 2026 年 → 2035 年預計硬體整合增長：>100 倍

1. 邏輯與記憶體：從解耦到重新融合

τ 縮放的一個影響值得單獨討論，因為其後果既是工業上的，也是技術上的。

在 8086 時代，業界有意透過標準化的記憶體匯流排將處理器和記憶體分離開來。這種解耦使得兩個產業能夠獨立發展：處理器性能沿著摩爾曲線快速進步，而記憶體供應商則在旁邊發展出一個龐大且獨立的市場。

AI 時代正在逆轉這種解耦。運算密度的持續擴張，正將記憶體頻寬、延遲、功耗和封裝推向極限。HBM、混合鍵合和 3D 堆疊 SRAM 都是同一個基本事實的徵兆：對於現代的 AI 工作負載而言，資料移動與運算本身同樣關鍵，而邏輯和記憶體正再次被驅使走向緊密的物理整合。在它們融合的過程中，供應鏈中的影響力天平正朝著記憶體和封裝供應商傾斜。

技術方向是明確的，但其經濟解決方案尚未塵埃落定。在 AI 硬體時代，持久的成功將屬於那些能夠在技術上融合邏輯與記憶體，並建立一個經濟夥伴關係，使兩個產業能夠長期共享融合所帶來的利益的組織。這不僅僅是一個研究問題；它是一個產業需要在未來十年內解決的結構性問題。透過讓每一次分離的跨層成本變得可見，τ 縮放確保了這個問題無法被延後處理。

1. 尚待解決的挑戰

將 τ 縮放描述為一個已完成的系統是具有誤導性的。有幾個實質性的問題仍然懸而未決，在此提出既是為了強調正在進行的工作，也是為了邀請外部合作。

工具鏈與方法論。 當今的 EDA 是為一個將面積、時序和功耗沿著三個獨立軸向進行優化的時代而開發的，系統 τ 僅作為殘留量產生。全面規模的 LogicFolding 要求工具鏈將多個堆疊晶片視為一個單一的連續設計實體——在細胞單元粒度而非區塊粒度上進行邏輯劃分，在統一的成本函數下於整個三維體積內進行佈局，並跨越晶片間的路徑進行時序收斂，而這些路徑中，垂直互連的寄生參數、KOZ 排除區域以及晶圓間的製程變異會以傳統二維工具無法充分處理的方式相互作用。我們已經開發出能夠產生有用結果的初步內部工具，相關的方法論細節將在未來幾個月內公布。一個以 τ 為原生設計哲學的工具鏈——開放式、多物理場、原生 3D——是未來十年最重要的促成投資。

晶圓間製程變異。 LogicFolding 鍵合可能來自不同批次的晶圓——在某些情況下，甚至可能來自不同節點的晶圓。晶圓之間在 Vth、驅動電流和互連 RC 上的變異，遠大於同一晶圓內部的變異，且對時脈分配和保持時間餘裕的影響最為顯著。智慧冗餘、自適應補償和 τ 感知的簽核流程，是應對此問題的必要組成部分。

垂直互連開銷。 每一個混合鍵合點和每一個 TSV 都會引入有限的電阻和電容代價，而 TSV 的 KOZ 會取代標準細胞的位置。因此，LogicFolding 必須逐層透過一個簡單的不等式來證明其合理性：

這個門檻在行動裝置的關鍵路徑與記憶體方面已被跨越；該門檻取決於具體工作負載，而隨著鍵合間距縮小，此界限也將隨之移動。

能量。 τ 是時間定律，而非焦耳定律。一個運行速度快 10 倍但功耗也高 10 倍的超級節點並未違反任何縮放原則，卻會超出電網容量。因此，τ 縮放需要一個能量伴侶：可消除堆疊開銷的記憶語義結構、能將每比特皮焦耳降低數個數量級的近/共封裝光學技術、背面供電、記憶體內/近記憶體運算，以及將 τ 餘裕換取為功率的嚴謹實踐（在數據中心規模下實施 DVFS——這正是實現智慧型手機電池長續航的相同機制）。重要的是，當 τ 餘裕被分配至此方向時，它本身就提供了能量餘裕。

基準測試。 業界目前的性能基準測試——Linpack、MLPerf、SPEC——是為了一個單一標量值即可衡量工作負載的時代而設計的。一個採用 τ 縮放的行業需要 τ 輪廓基準測試——一種向量，能揭示系統每一層級的主導 τ 值以及該層級剩餘的餘裕。根據定義，主導 τ 所在的層級，就是下一個投資的方向。

7. 六年已過，展望十年

在 2020 年 5 月至 2026 年 5 月期間，華為半導體設計並量產了 381 款晶片，服務於行動裝置、人工智慧、汽車、工業及基礎設施市場。在整個產品組合中，τ 縮放理論始終成立：

• 在元件與電路層級，電晶體密度從 155 MTr/mm² 提升，預計到 2031 年將超過 400 MTr/mm²。
• 在晶片層級，LogicFolding 技術已在先進的行動 SoC 上證明，即使固定在特定的製程節點，關鍵路徑頻率、能效和密度仍能持續提升。
• 在系統層級，Unified Bus 與 Hi-ONE 技術已證明，數百微秒的通訊 τ 可被壓縮至數百奈秒，並且一個多機架的人工智慧集群可以像一台單一的、具備一致性的機器一樣運作。
• 展望未來，CPU 性能核心頻率預計在 2029 年前後達到 4 GHz 甚至更高；Kirin SoC 在典型使用情境下的能效預計在三到五年內提升超過一倍；而人工智慧硬體整合度預計到 2035 年將成長超過 100 倍。

比任何單一產品更深層的主張，在於方法論本身。τ 縮放是自 Dennard 縮放定律以來，第一個為整個技術堆疊提供共同優化目標的縮放原則。它向製程技術專家、電路設計師、架構師、系統工程師以及軟體團隊傳達了一個信號：這些社群現在正在以完全相同的單位優化同一個量，並且任何單一層級的改進都必須傳播到系統 τ 才算有效。同時，它也向行業策略制定者和資本配置者指明，下一筆投資應跟隨 τ，而非節點——這意味著競爭性性能不再需要永遠固守於最先進的微影技術節點，而封裝、記憶體頻寬和互連架構如今承擔了以往僅由先進邏輯節點獨佔的戰略地位。

對於一整代被教育將「摩爾定律」等同於「進步」的工程師來說，這是一個艱難的轉變。幾何縮放的時代實際上已經終結；否認這一事實並非可行策略。透過微型化來加速的時代，正讓位給一個透過在多層電子系統中進行 τ 優化來實現加速的時代——而那些在未來六到十年內，採用 τ 作為主要目標的公司、研究團隊和生態系統，將決定此後十年的運算格局。

未來十年的工作範圍已大致確定。仍有許多未解問題，沒有任何單一組織能夠獨立解決——工具鏈、標準、基準測試、元件物理學以及經濟模型，都需要來自單一公司以外的貢獻。因此，本文旨在作為一份來自實踐一線的報告，同時也是一份邀請。

前方的路線圖充滿挑戰，但方向明確無誤。

作者

何庭波領導華為的半導體業務。她所帶領的團隊在 2020 年至 2026 年間，為行動裝置、人工智慧、汽車和基礎設施市場設計並量產了 381 款晶片，並且是本文所述的 τ 縮放方法論以及 LogicFolding、UnifiedBus 和 Hi-ONE 技術的源頭。

致謝

本文觀點源自華為半導體及其晶圓代工、設備、EDA 和系統合作夥伴生態系統中數千名工程師六年來的工作。作者感謝那些以耐心使這項工作成為可能的客戶。

延伸閱讀

1. G. E. Moore, "Cramming more components onto integrated circuits," Electronics, vol. 38, no. 8, pp. 114–117, Apr. 1965 (reprinted in Proc. IEEE, vol. 86, no. 1, Jan. 1998).
2. R. H. Dennard et al., "Design of ion-implanted MOSFETs with very small physical dimensions," IEEE J. Solid-State Circuits, vol. 9, no. 5, pp. 256–268, 1974.
3. J. L. Hennessy and D. A. Patterson, "A new golden age for computer architecture," Commun. ACM, vol. 62, no. 2, pp. 48–60, Feb. 2019.
4. M. Horowitz, "Computing's energy problem (and what we can do about it)," ISSCC Dig. Tech. Papers, pp. 10–14, Feb. 2014.
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6. P. Batude et al., "3D sequential integration: a key enabling technology for heterogeneous co-integration of new functions with CMOS," IEEE J. Electron Devices Soc., vol. 3, no. 3, pp. 205–216, 2015.