मल्टी-लेयर इलेक्ट्रॉनिक सिस्टम के लिए एक टाइम स्केलिंग थ्योरी

टिंग्बो हे

हुआवेई

सारांश

छह दशकों तक, मूर का ज्यामितीय स्केलिंग अर्धचालकों में प्रगति का आधार रहा। यह उद्योग समझौता अब मान्य नहीं है: शुद्ध आयामी संकुचन से लाभ स्थिर हो गए हैं, अत्याधुनिक डिज़ाइन बजट प्रति चिप एक अरब डॉलर से अधिक हो गए हैं, और सबसे उन्नत नोड्स पर प्रति ट्रांजिस्टर लागत अब कम नहीं हो रही है। यह दृष्टिकोण एक उत्तरवर्ती स्केलिंग सिद्धांत — τ स्केलिंग — का प्रस्ताव करता है, जो ट्रांजिस्टर क्षेत्र के बजाय समय को प्रगति के प्राथमिक मीट्रिक के रूप में अपनाता है, और एक स्विचिंग ट्रांजिस्टर से लेकर डेटा-सेंटर वर्कलोड तक, बारह परिमाणों में एक एकल विशेषता समय स्थिरांक τ को एकीकृत अनुकूलन लक्ष्य के रूप में लागू करता है। दो उत्पादन-पैमाने के प्रदर्शन प्रस्तुत किए गए हैं। एक मोबाइल SoC पर, LogicFolding — एक पद्धति जो डिजिटल, एनालॉग और मेमोरी सर्किट को लंबवत रूप से स्टैक किए गए सक्रिय स्तरों में विभाजित करती है — एक निश्चित डिवाइस नोड पर ट्रांजिस्टर घनत्व में 55% क्रमिक वृद्धि और बिजली दक्षता में 41% लाभ प्रदान करती है। AI सिस्टम पर, मेमोरी-सिमेंटिक Unified Bus फैब्रिक, नियर-पैकेज्ड Hi-ONE ऑप्टिकल I/O, और एज-टू-सरफेस 3D Folding से युक्त एक सह-डिज़ाइन किया गया स्टैक, 2035 तक हार्डवेयर एकीकरण में 100× से अधिक वृद्धि का अनुमान लगाता है। गहरा दावा पद्धतिगत है: τ स्केलिंग, Dennard के बाद पहला स्केलिंग सिद्धांत है जो पूरे कंप्यूटिंग स्टैक में एक साझा अनुकूलन लक्ष्य स्थापित करता है।

मुख्य भाग

1960 के दशक के मध्य से, अर्धचालक उद्योग ने नैनोमीटर में प्रगति को मापा है। हर अठारह महीने में, ट्रांजिस्टर छोटे होते गए, आवृत्तियाँ बढ़ती गईं, और प्रति लॉजिक गेट लागत गिरती गई। मूर का नियम एक अनुभवजन्य अवलोकन और एक उद्योग समझौता दोनों के रूप में कार्य करता था, जिस पर पूरा कंप्यूटिंग स्टैक बना था। वह उद्योग समझौता अब मान्य नहीं है। 7 nm नोड से परे, ज्यामितीय स्केलिंग अब अपने ऐतिहासिक लाभांश नहीं देती है। लिथोग्राफी टूलिंग पैटर्निंग की भौतिक सीमाओं के करीब पहुँच रही है, EUV मूल्यह्रास वेफर लागत पर हावी है, और प्रति-ट्रांजिस्टर मूल्य वक्र सपाट हो गया है — और कुछ मामलों में उलट गया है। उन संगठनों के लिए जिनकी सबसे उन्नत लिथोग्राफी तक पहुँच प्रतिबंधित है, यह बाधा पहले से अधिक बाध्यकारी हो गई है और अधिक गंभीर रूप से प्रभावित करती है।

इसलिए उद्योग के लिए केंद्रीय प्रश्न बदल गया है। यह अब "ट्रांजिस्टर कितना और छोटा हो सकता है?" नहीं है। यह है "क्या स्केल किया जाना चाहिए, और किस उद्देश्य के विरुद्ध?"

पिछले छह वर्षों में, लेखक की हुआवेई सेमीकंडक्टर में टीम ने मोबाइल SoCs, AI एक्सेलेरेटर, सिस्टम फैब्रिक और पैकेजिंग में सिलिकॉन पर इस प्रश्न की जाँच की है। निष्कर्ष यह है कि उत्तर किसी अन्य नोड या किसी अन्य ट्रांजिस्टर आर्किटेक्चर में नहीं है, बल्कि स्वयं प्राथमिक अनुकूलन लक्ष्य में परिवर्तन में है। यह दृष्टिकोण तर्क देता है कि इलेक्ट्रॉनिक-सिस्टम विकास का अगला दशक ज्यामितीय स्केलिंग द्वारा नहीं, बल्कि समय स्केलिंग द्वारा निर्देशित होना चाहिए — एक एकल विशेषता समय स्थिरांक τ का व्यवस्थित कमी स्टैक की हर परत में, एक पिकोसेकंड में स्विच करने वाले ट्रांजिस्टर से लेकर एक सेकंड में प्रतिक्रिया देने वाले डेटा-सेंटर वर्कलोड तक।

τ स्केलिंग के लिए तर्क नीचे एक वैज्ञानिक पद्धति और एक औद्योगिक रोडमैप दोनों के रूप में विकसित किया गया है, जो मई 2020 और मई 2026 के बीच बड़े पैमाने पर उत्पादन में लाए गए 381 चिप्स से सीखे गए सबक पर आधारित है।

1. ज्यामितीय युग का अंत

अपने अधिकांश इतिहास के लिए, अर्धचालक उद्योग का एक ही काम था: ट्रांजिस्टर को छोटा बनाना। गॉर्डन मूर का 1965 का अवलोकन — कि ट्रांजिस्टर घनत्व लगभग हर दो साल में दोगुना होता है — एक दशक बाद रॉबर्ट डेनार्ड के स्केलिंग सिद्धांत द्वारा पूरक था, जिसने स्थापित किया कि वोल्टेज और आयामों का आनुपातिक संकुचन एक स्थिर विद्युत क्षेत्र बनाए रख सकता है। साथ में, ज्यामितीय स्केलिंग और डेनार्ड स्केलिंग ने लगभग पाँच दशकों तक प्रदर्शन प्रति वाट और प्रदर्शन प्रति डॉलर में घातांकीय सुधार प्रदान किए।

यह व्यवस्था दो चरणों में बिगड़ गई। 2005 के आसपास, डेनार्ड स्केलिंग पहले टूट गई: वोल्टेज ने फीचर साइज़ के साथ आनुपातिक रूप से स्केल करना बंद कर दिया, और डार्क-सिलिकॉन युग शुरू हुआ। ज्यामितीय स्केलिंग लंबे समय तक बनी रही, जिसे FinFET और बाद में गेट-ऑल-अराउंड (GAA) डिवाइस आर्किटेक्चर द्वारा बनाए रखा गया। हालाँकि, 7 nm से परे, शुद्ध आयामी स्केलिंग से लाभ स्थिर हो गए हैं। कारण अब अच्छी तरह से प्रलेखित हैं: वेग संतृप्ति चैनल की लंबाई पर आंतरिक विलंब की निर्भरता को द्विघात से रैखिक तक कम कर देती है; स्थानीय इंटरकनेक्ट का परजीवी प्रतिरोध और धारिता तेजी से मानक-सेल विलंब बजट पर हावी हो जाती है; मास्क लागत, EUV मूल्यह्रास और डिज़ाइन-नियम जटिलता ने 2 nm नोड पर अत्याधुनिक चिप डिज़ाइन बजट को प्रति चिप एक अरब डॉलर से अधिक कर दिया है।

आर्थिक परिणाम भी उतने ही अपरिहार्य हैं। प्रति ट्रांजिस्टर लागत उन्नत नोड्स पर सपाट हो गई है और अत्याधुनिक स्तर पर अब बढ़ रही है। उद्योग समझौता जिसने पिछले पचास वर्षों को बनाए रखा — हर पीढ़ी में कम लागत पर अधिक ट्रांजिस्टर — अब मान्य नहीं है।

हुआवेई सेमीकंडक्टर के लिए, यह परिवर्तन एक अतिरिक्त बाधा के साथ आया: सबसे उन्नत लिथोग्राफी टूलिंग तक प्रतिबंधित पहुँच। यह मानना कि कोई अन्य नोड समस्या का समाधान करेगा, अब टिकाऊ नहीं था। छह साल पहले, ज्यामितीय रोडमैप स्थिर हो गया, जिससे एक अधिक मौलिक प्रश्न उठा — एक ऐसा प्रश्न जिसका, पूर्वव्यापी रूप से, पूरे उद्योग को अंततः सामना करना होगा।

1. समय, स्थान नहीं: मूर युग की वास्तविक मुद्रा

अंतिम उपयोगकर्ता पर इसके आवश्यक प्रभाव तक सीमित, मूर का नियम मूल रूप से ज्यामिति के बारे में कभी नहीं था। छोटे ट्रांजिस्टर ने सिस्टम प्रदर्शन में सुधार किया क्योंकि वे तेजी से स्विच करते थे। सघन इंटरकनेक्ट ने प्रदर्शन में सुधार किया क्योंकि सिग्नल कम दूरी तय करते थे। उच्च एकीकरण ने प्रदर्शन में सुधार किया क्योंकि डेटा कम सीमाओं को पार करता था। प्रत्येक पीढ़ी ने मूल रूप से समय में कमी प्रदान की — डिवाइस पर पिकोसेकंड से नैनोसेकंड, चिप पर नैनोसेकंड से माइक्रोसेकंड, सिस्टम पर माइक्रोसेकंड से सेकंड। स्थानिक स्केलिंग ने समय को संपीड़ित करने के साधन के रूप में मात्र काम किया।

एक बार यह पहचान लिया जाए, तो एक स्पष्ट पुनर्संरचना स्वयं प्रस्तुत होती है। समय को ही प्राथमिक मीट्रिक के रूप में अपनाया जाना चाहिए। एक विशेषता समय स्थिरांक τ को स्टैक की प्रत्येक परत — ट्रांजिस्टर, सर्किट, चिप और सिस्टम — पर परिभाषित किया जा सकता है और इसकी कमी को एकीकृत अनुकूलन लक्ष्य माना जा सकता है। ज्यामितीय स्केलिंग तब τ को कम करने की कई तकनीकों में से एक बन जाती है, न कि एकमात्र।

इस सिद्धांत को τ स्केलिंग कहा जाता है, और इसे अर्धचालक विकास के मार्गदर्शक सिद्धांत के रूप में ज्यामितीय मूर स्केलिंग के उत्तराधिकारी के रूप में प्रस्तावित किया गया है। औपचारिक रूप से, τ को एक स्तरित निर्माण के रूप में माना जाता है जो इस प्रकार विघटित होता है

• ट्रांजिस्टर: आंतरिक स्विचिंग विलंब, गतिशीलता वृद्धि, तनाव इंजीनियरिंग, हाई-κ/मेटल गेट, और GAA आर्किटेक्चर के माध्यम से संबोधित, और तेजी से, स्थानीय इंटरकनेक्ट के परजीवी R और C में कमी के माध्यम से, जो अब आंतरिक पारगमन समय से कई गुना अधिक है।
• सर्किट: सिग्नल पथों के साथ RC प्रसार विलंब, कम-प्रतिरोधकता कंडक्टर, निम्न-κ डाइइलेक्ट्रिक्स, और — सबसे परिणामी रूप से — लंबवत एकीकरण के माध्यम से तार की लंबाई में कमी के माध्यम से संबोधित।
• चिप: कम्प्यूट और मेमोरी-एक्सेस विलंबता, वास्तुकला विकल्पों, पाइपलाइन गहराई, मेमोरी पदानुक्रम और ऑन-चिप फैब्रिक के माध्यम से संबोधित।
• सिस्टम: एंड-टू-एंड संदेश और सिंक्रनाइज़ेशन समय, इंटरकनेक्ट टोपोलॉजी, प्रोटोकॉल स्टैक और फैब्रिक डिज़ाइन के माध्यम से संबोधित।

जहाँ स्केलिंग कारक α सार्वभौमिक के बजाय एप्लिकेशन-विशिष्ट है। अब तक के उत्पादन अनुभव से संकेत मिलता है कि पावर-विवश मोबाइल उपकरणों के लिए α ≈ 1.3× प्रति वर्ष, सुरक्षा-महत्वपूर्ण स्वायत्त प्रणालियों के लिए ≈ 1.5× प्रति वर्ष, और AI वर्कलोड के लिए 10× प्रति वर्ष तक, जहाँ थ्रूपुट सीधे आर्थिक मूल्य में अनुवादित होता है।

τ को एक उपयोगी प्राथमिक मीट्रिक बनाने वाली बात, न कि मौजूदा मीट्रिक का पुनर्नामकरण, यह है कि यह पूरे स्टैक में समान मीट्रिक है। आवृत्ति, विलंबता, बैंडविड्थ और थ्रूपुट सभी अपनी संबंधित परतों पर τ द्वारा शासित होते हैं। एक प्रक्रिया प्रौद्योगिकीविद्, एक सर्किट डिज़ाइनर और एक सिस्टम आर्किटेक्ट समान इकाइयों में समान मात्रा पर बहस कर सकते हैं। τ वह भाषा है जो एंड-टू-एंड स्टैक सह-अनुकूलन को सक्षम बनाती है — और प्रत्येक परत पर स्वतंत्र अनुकूलन का युग, जिसमें समय एक अवशिष्ट के रूप में उभरता है, समाप्त हो गया है।

1. LogicFolding: एक मोबाइल-SoC प्रूफ पॉइंट

τ स्केलिंग का पहला उत्पादन-पैमाने का परीक्षण मोबाइल में किया गया था। एक स्मार्टफोन SoC असामान्य मामला है जिसमें एक चिप पूरे सिस्टम का गठन करती है। मल्टी-सॉकेट समांतरता उपलब्ध नहीं है; कोई हजार-नोड फैब्रिक एक धीमी लिंक को मास्क नहीं कर सकता है। उपयोगकर्ता को प्रदान किया गया सभी प्रदर्शन एक एकल डाई से, कुछ वाट पावर एनवेलप के तहत, हैंडहेल्ड फॉर्म-फैक्टर बाधाओं द्वारा निर्धारित थर्मल सीमाओं के विरुद्ध उत्पन्न होता है।

2020 के बाद, जब अत्याधुनिक नोड्स तक पहुँच प्रतिबंधित थी, प्रचालनात्मक प्रश्न बन गया: नोड निश्चित होने पर, एक एकल डाई पर पीढ़ी-दर-पीढ़ी सुधार कैसे जारी रखा जा सकता है?

जो उत्तर सामने आया उसे LogicFolding कहा जाता है।

परिभाषा। LogicFolding एक डिज़ाइन पद्धति है जो डिजिटल, एनालॉग और मेमोरी सर्किट को लंबवत रूप से स्टैक किए गए सक्रिय स्तरों में विभाजित करती है ताकि समय स्केलिंग सिद्धांत का पालन करते हुए प्रदर्शन, शक्ति और क्षेत्र को संयुक्त रूप से अनुकूलित किया जा सके।

डिजिटल सर्किट दो भागों में विभाजित होते हैं: कॉम्बिनेशनल लॉजिक — रजिस्टरों के बीच बूलियन नेटवर्क — और सीक्वेंशियल लॉजिक — फ्लिप-फ्लॉप जो स्थिति धारण करते हैं। एक डिजिटल सिस्टम का प्रदर्शन सीमा आसन्न फ्लिप-फ्लॉप चरणों के बीच क्रिटिकल-पाथ विलंब द्वारा निर्धारित होती है, जो बदले में इंटरकनेक्ट RC और उस पथ के साथ गेट गिनती द्वारा प्रभावित होता है। पारंपरिक अनुकूलन गेट को एक तल में रखता है और तारों को ऊपर एक धातु स्टैक के माध्यम से रूट करता है; तार जितना लंबा होगा, परजीवी RC उतना ही अधिक होगा, और क्रिटिकल पथ उतना ही धीमा होगा।

LogicFolding तलीय धारणा को छोड़ देता है। क्रिटिकल-पथ गेट दो (और अंततः अधिक) लंबवत रूप से स्टैक किए गए सक्रिय स्तरों में वितरित किए जाते हैं, जो अल्ट्रा-फाइन-पिच हाइब्रिड बॉन्डिंग के माध्यम से जुड़े होते हैं। सर्किट डिज़ाइनर के दृष्टिकोण से, दो स्तर एक एकल सतत फैब्रिक की तरह व्यवहार करते हैं, जिसमें कोशिकाएँ वेफर सीमा पर इस प्रकार वितरित होती हैं जैसे कि यह एक अतिरिक्त धातु परत हो। सिग्नल तार काफी छोटे हो जाते हैं, परजीवी RC तेजी से घटता है, क्लॉक स्क्यू कम होता है, और चिप उसी डिवाइस नोड पर उच्च क्लॉक आवृत्ति पर संचालित होती है।

LogicFolding को ये लाभ प्रदान करने में मदद करने के लिए, हाइब्रिड-बॉन्डिंग पिच और टॉप-मेटल पिच के बीच गियर अनुपात को अपेक्षाकृत कम रखना फायदेमंद है — व्यवहार में मोटे तौर पर 3 से नीचे, कम अनुपात आमतौर पर बेहतर होते हैं। आज के टॉप-मेटल पिच लगभग 720 nm के साथ, यह 2 μm से नीचे हाइब्रिड-बॉन्डिंग पिच में अनुवादित होता है — और आदर्श रूप से लगभग 1 के गियर अनुपात में, जिस पर बॉन्डिंग इंटरफ़ेस पर बर्ड-केज रूटिंग ओवरहेड प्रभावी रूप से गायब हो जाता है। इस पिच को प्राप्त करने के लिए, आवश्यक ओवरले सटीकता (<0.5 μm), TSV स्केलिंग (CD और KOZ उप-1.5 μm, पिच उप-6 μm), और उपज (~100% स्मार्ट रिडंडेंसी के साथ) के साथ, आपूर्तिकर्ता और भागीदार पारिस्थितिकी तंत्र में एक बहु-वर्षीय प्रक्रिया-विकास प्रयास की आवश्यकता थी।

• SoC प्रदर्शन-कोर बिजली दक्षता में 41% सुधार हुआ और अधिकतम क्लॉक आवृत्ति लगभग 13% बढ़ गई।
• ऊपरी और निचले दोनों स्तरों पर बनाया गया एक उच्च-गति वैश्विक नेटवर्क-ऑन-चिप डेटा पथ, डेटा-पथ फुटप्रिंट को 55% कम कर देता है, जिसमें बेहतर बिजली-वितरण स्थिरता होती है।
• एक पोस्ट-सिलिकॉन क्लॉक-स्क्यू समायोजन योजना ने स्वतंत्र रूप से 5% से अधिक SoC प्रदर्शन में योगदान दिया।
• SRAM पर — जहाँ पहुँच गति, ऊर्जा-प्रति-बिट और क्षेत्र बिट-लाइन और वर्ड-लाइन लंबाई पर दृढ़ता से निर्भर करते हैं — LogicFolding ने क्रिटिकल पथों को छोटा किया, प्रति बिट ऊर्जा कम की, और ऑपरेटिंग आवृत्ति में 40% से अधिक की वृद्धि की।
• एक प्रतिनिधि प्रोसेसिंग कोर पर, डबल-लेयर फोल्डिंग आर्किटेक्चर ने क्लॉक-बफर गणना को 50% से अधिक, क्लॉक स्क्यू को 25%, और तार की लंबाई को लगभग 30% कम कर दिया।

ये लाभ एक निश्चित डिवाइस नोड पर प्राप्त किए गए, जो एक नए लिथोग्राफी चरण के माध्यम से नहीं बल्कि तीन आयामों में लॉजिक के स्थानिक वितरण के टोपोलॉजिकल पुनर्गठन के माध्यम से प्राप्त हुए।

Kirin 2026 में शिप होने वाला LogicFolding कार्यान्वयन जानबूझकर रूढ़िवादी है। हाइब्रिड-बॉन्डिंग पिच 1.5 μm तक पहुँच गई; TSV लैंडिंग टॉप मेटल से केवल एक कदम नीचे उन्नत हुई; फोल्डिंग को पूरे डिज़ाइन के बजाय चुनिंदा प्रमुख क्रिटिकल पथों पर लागू किया गया था। फिर भी, इस वर्ष CPU प्रदर्शन-कोर आवृत्ति 3.1 GHz पर लौट आती है।

अगले दशक में, LogicFolding के स्थानीय क्रिटिकल-पाथ फोल्डिंग से पूर्ण-पैमाने, बहु-परत फोल्डिंग — प्रति पैकेज तीन, चार और अधिक सक्रिय स्तर — की ओर विकसित होने की उम्मीद है, जो कम-तापमान हाइब्रिड बॉन्डिंग (स्तरों में थर्मल बजट को शिथिल करना) और TSV लैंडिंग के टॉप मेटल से M6 तक स्थानांतरित होने से सक्षम होगा, जो उच्च-स्तरीय रूटिंग संसाधनों का 30% से अधिक मुक्त करता है। 2026 से 2035 तक, ट्रांजिस्टर घनत्व 400 MTr/mm² और उससे आगे बढ़ने का अनुमान है। साथ ही, LogicFolding Kirin को CPU कोर आवृत्ति में काफी वृद्धि करने में सक्षम बनाता है, और 4 GHz और उससे आगे का मार्ग प्रशस्त करता है (तालिका 1)। रोडमैप व्यवहार्य है और लागत के संदर्भ में, आर्थिक रूप से व्यवहार्य है।

तालिका 1. Kirin CPU प्रदर्शन कोर की ऑपरेटिंग आवृत्ति की प्रवृत्ति।

साइडबार A — LogicFolding एक नज़र में

• हाइब्रिड-बॉन्डिंग पिच: उप-2 μm (Kirin 2026 में 1.5 μm; लक्ष्य गियर अनुपात ≈ 1)
• ओवरले सटीकता: 0.5 μm से नीचे
• TSV CD/KOZ: उप-1.5 μm; पिच उप-6 μm; विफलता दर <100 ppm; मरम्मत दर 99.9%
• उपज: ~100% स्मार्ट रिडंडेंसी के साथ
• ट्रांजिस्टर घनत्व: एक ही चरण में 155 → 238 MTr/mm²
• बिजली दक्षता / आवृत्ति लाभ (SoC P-core): +41% / +13%
• SRAM ऑपरेटिंग आवृत्ति: +40%+
• एक प्रतिनिधि कोर पर क्लॉक-बफर गणना / क्लॉक स्क्यू / तार की लंबाई: −50% / −25% / −30%

1. पिकोसेकंड से माइक्रोसेकंड तक: AI डेटा सेंटर में τ स्केलिंग

एक स्वाभाविक प्रश्न यह है कि क्या मिलीवॉट स्मार्टफोन शासन में विकसित एक सिद्धांत AI प्रशिक्षण और अनुमान के गीगावॉट शासन में अनुवाद से बचता है। AI वर्कलोड τ स्पेक्ट्रम के विपरीत छोर पर कब्जा करते हैं: एक एकल चिप नहीं बल्कि सैकड़ों या हजारों चिप एक मशीन की तरह व्यवहार करते हैं, पिछले दशक में कुल कम्प्यूट लगभग छह परिमाणों से बढ़ रहा है।

उत्तर सकारात्मक है — बशर्ते τ को एक सिस्टम-स्तरीय उद्देश्य के रूप में माना जाए और एकल एक्सेलेरेटर के बजाय पूरी श्रृंखला पर लागू किया जाए।

दो तथ्य τ तर्क के AI पक्ष को आकार देते हैं। पहला, AI सिस्टम बढ़ते रहते हैं — एक चिप से, दर्जनों, सैकड़ों और तेजी से दसियों हजारों तक। दूसरा, आधुनिक AI सिस्टम का ऊर्जा बजट और सामग्री बजट कम्प्यूट के बजाय डेटा द्वारा प्रभावित होता है। एक बड़े AI क्लस्टर में 80% से अधिक ऊर्जा डेटा मूवमेंट द्वारा खपत होती है; 70% से अधिक सिस्टम लागत डेटा स्टोरेज के लिए आवंटित की जाती है। निहितार्थ प्रत्यक्ष है: डेटा को पारगमन में बिताए गए समय को कम करना — चिप्स के बीच, रैक के बीच और पैकेज के भीतर — कम से कम उतना ही महत्वपूर्ण है जितना कि कम्प्यूट के कम्प्यूटिंग में बिताए गए समय को कम करना।

τ स्केलिंग को AI पैमाने पर तीन समन्वित परतों के माध्यम से लागू किया जाता है: एक सिस्टम फैब्रिक (Unified Bus), एक नियर-पैकेज्ड ऑप्टिकल इंजन (Hi-ONE), और पैकेज का एक टोपोलॉजिकल पुनर्गठन (3D Folding)।

4.1 Unified Bus — एक τ-प्रथम सिस्टम फैब्रिक

पारंपरिक मल्टी-नोड, मल्टी-एक्सेलेरेटर आर्किटेक्चर कई स्टैक्ड प्रोटोकॉल में डेटा ले जाते हैं: होस्ट के लिए PCIe, चेसिस के भीतर NVLink या स्वामित्व फैब्रिक, चेसिस के बीच ईथरनेट या InfiniBand, और शीर्ष पर सॉफ्टवेयर-स्टैक रिमोट-मेमोरी एक्सेस। प्रत्येक परत में एक प्रोटोकॉल रूपांतरण, अतिरिक्त सीरियलाइजेशन, एक अतिरिक्त DMA बफर और एक और हैंडशेक शामिल होता है। प्रत्येक रूपांतरण विलंबता जोड़ता है, विश्वसनीयता कम करता है, और अतिरिक्त लागत वहन करता है।

Unified Bus (UB) इस स्टैक को एक एकल प्रोटोकॉल से बदल देता है जो चेसिस के भीतर और बीच में संचालित होता है — एक पूरी तरह से पीयर-टू-पीयर फैब्रिक जो पूरे सिस्टम में मेमोरी सिमैंटिक्स को मूल रूप से उजागर करता है। डेटा मूवमेंट मेमोरी-सिमैंटिक परत पर रूपांतरण-मुक्त, पीयर-टू-पीयर ट्रांसमिशन तक सीमित हो जाता है, जिसमें सॉफ्टवेयर-स्टैक मैसेज पासिंग के बजाय हार्डवेयर-प्रबंधित सुसंगतता होती है।

मापा गया लाभ लगभग दो परिमाणों का है: एंड-टू-एंड रिमोट-एक्सेस विलंबता TCP/IP-क्लास स्टैक के विशिष्ट दसियों माइक्रोसेकंड से गिरकर लगभग 100 ns हो जाती है — प्रमुख संचार अक्ष के साथ सिस्टम τ में ~500× कमी। रैक पैमाने पर, यह सिस्टम को एक एकल, फैब्रिक-सुसंगत मशीन के लिए स्पर्शोन्मुख रूप से करीब लाता है — आंतरिक रूप से System-as-One-Chip के रूप में नामित।

4.2 Hi-ONE — पैकेज पर ऑप्टिकल I/O

एक बार संचार विलंबता कम हो जाने पर, अगली बाधा स्थानांतरित हो जाती है। एक एकल रैक के भीतर चिप्स के घनत्व को बढ़ाने से बिजली घनत्व और विश्वसनीयता उनकी सीमा को पार कर जाती है — और इलेक्ट्रिकल SerDes को उनकी सीमा से परे धकेल देती है। 400 Gb/s प्रति AI चिप पर, कॉपर केबलिंग अच्छी तरह से समझी और विश्वसनीय बनी हुई है। मल्टी-Tb/s प्रति चिप पर, कॉपर भौतिक रूप से अव्यावहारिक हो जाता है: SerDes रेंज सिकुड़ जाती है, केबलिंग निषेधात्मक रूप से भारी हो जाती है, पैनल स्थापना अव्यवहारिक हो जाती है, और थर्मल और बिजली-वितरण मार्जिन समाप्त हो जाते हैं।

हुआवेई सेमीकंडक्टर में विकसित दृष्टिकोण High-density Optical-interconnect-Node Engine, Hi-ONE है — एक नियर-पैकेज्ड ऑप्टिकल इंजन जो प्रति मॉड्यूल 8 Tb/s प्रदान करता है, एक एकल ऑप्टिकल लिंक पर AI चिप के UB बैंडविड्थ से मेल खाता है। यह आवश्यक SerDes रेंज को ~100 cm से ~5 cm तक कम करता है, भारी केबलिंग को समाप्त करता है, और रेंज को एक मीटर से कम से 100 मीटर तक बढ़ाता है — वितरित, गीगावॉट-पैमाने के डेटा केंद्रों के लिए उच्च-घनत्व इंटरकनेक्ट को भौतिक रूप से साकार करने योग्य बनाता है।

Hi-ONE अंतर्निहित डिज़ाइन दर्शन स्वयं एक τ-स्केलिंग तर्क है। उच्च सिग्नल निष्ठा के लिए भारी DSP के स्थान पर, Hi-ONE एक रैखिक दृष्टिकोण अपनाता है — एक एनालॉग समीकरण-वर्धित ड्राइवर और ट्रांस-इम्पीडेंस एम्पलीफायर — और UB प्रोटोकॉल को जानबूझकर शिथिल बिट-त्रुटि दर को सहन करने की अनुमति देता है। प्रोटोकॉल परत और भौतिक परत के बीच यह क्रॉस-लेयर ट्रेड, शक्ति, लागत और एकीकरण जटिलता को कम करता है, और उस क्रॉस-लेयर ट्रेड-ऑफ को प्रतिरूपित करता है जिसे τ-प्रथम पद्धति पुरस्कृत करती है।

4.3 N²-बनाम-N दुविधा, और 3D Folding क्यों अपरिहार्य है

AI एक्सेलेरेटर 2.5D फैन-आउट पर क्यों नहीं रुकेंगे, इसका सबसे गहरा कारण ज्यामितीय है, और इसे स्पष्ट रूप से बताना आवश्यक है क्योंकि यह 2030 के बाद के रोडमैप को निर्धारित करता है।

एक पारंपरिक 2.5D AI चिप में, लॉजिक डाई पैकेज के केंद्र पर कब्जा करता है, HBM स्टैक और SerDes इसके किनारों पर पंक्तिबद्ध होते हैं, और वोल्टेज रेगुलेटर पैकेज को घेरते हैं। प्रत्येक मेमोरी सिग्नल, प्रत्येक इंटरकनेक्ट सिग्नल और आपूर्ति धारा का प्रत्येक एम्पीयर, अंदर कम्प्यूट संसाधनों तक पहुँचने के लिए डाई के किनारे को पार करना होगा। यदि डाई की भुजा की लंबाई N है, तो:

• कम्प्यूट क्षमता N² (क्षेत्र) के रूप में स्केल होती है,
• लेकिन मेमोरी बैंडविड्थ, इंटरकनेक्ट और बिजली वितरण — सभी किनारे के साथ 2.5D फैन-आउट द्वारा किए जाते हैं — केवल N (परिधि) के रूप में स्केल होते हैं।

इन द्विघात और रैखिक वक्रों के बीच बढ़ता अंतर फैन-आउट दुविधा का गठन करता है, और यह 2.5D स्केलिंग के ठहराव का कारण है, चाहे अंतर्निहित लॉजिक नोड कितना भी आक्रामक क्यों न हो। कोई भी ट्रांजिस्टर-स्तरीय सुधार टोपोलॉजिकल कमी को बंद नहीं करता है।

3D Folding इस दुविधा को किनारे-बाध्य संसाधनों को सतहों पर स्थानांतरित करके हल करता है। बिजली वितरण (बैकसाइड पावर और एकीकृत वोल्टेज रेगुलेटर के माध्यम से), उच्च-गति मेमोरी (लॉजिक के लिए हाइब्रिड बॉन्डिंग के माध्यम से), और ऑप्टिकल I/O (नियर-पैकेज्ड Hi-ONE के माध्यम से) सभी परिधि से लंबवत सतह पर स्थानांतरित हो जाते हैं — और, एक बार सतह पर स्थित होने पर, वे N² के रूप में स्केल होते हैं, जो कम्प्यूट की द्विघात गति से मेल खाता है। पैकेज अब एक लॉजिक डाई नहीं है जो मेमोरी और SerDes की परिधि बेल्ट से घिरा हुआ है; यह एक लंबवत एकीकृत स्टैक बन जाता है जिसमें मेमोरी, फैब्रिक, पावर और लॉजिक सभी एक साथ स्केल होते हैं।

रोडमैप इस विकास को एक स्पष्ट समयरेखा पर रखता है। लगभग 2030 तक, AI एक्सेलेरेटर (Ascend SuperPoD लाइन — 2025 में Ascend 910C, 2026 में Ascend 950, और उसके बाद 990) परिपक्व तकनीकों के संयोजन पर निर्भर करते हैं: चिपलेट, 2.5D फैन-आउट, और माइक्रो-बम्प और मानक-पिच हाइब्रिड बॉन्डिंग के माध्यम से 3D स्टैकिंग। 2030 के आसपास, Ascend 990 AI एक्सेलेरेटर वर्ग में LogicFolding शुरू करेगा, और उस बिंदु से 3D Folding 2035 तक α का प्रमुख वाहक बन जाता है। इस पथ पर, हार्डवेयर एकीकरण 2035 तक 100× से अधिक बढ़ने का अनुमान है, जिसमें τ कमी डिवाइस स्तर पर केंद्रित होने के बजाय स्टैक की प्रत्येक परत में वितरित की जाती है।

साइडबार B — AI सिस्टम स्केल पर τ

• UB रिमोट-एक्सेस विलंबता: ~10s μs → ~100 ns (≈ 500× τ कमी)
• Hi-ONE प्रति-मॉड्यूल बैंडविड्थ: 8 Tb/s (प्रति-चिप UB बैंडविड्थ से मेल खाता है)
• Hi-ONE SerDes रेंज: ~100 cm → ~5 cm; पैनल-टू-पैनल रेंज: <1 m → 100 m
• फैन-आउट दुविधा: कम्प्यूट ∝ N², परिधि-बाध्य BW/I/O/पावर ∝ N
• 3D Folding: BW, ऑप्टिकल I/O और बिजली वितरण को किनारों से सतहों पर स्थानांतरित करता है, N² समता बहाल करता है
• 2026 → 2035 अनुमानित हार्डवेयर-एकीकरण वृद्धि: >100×

1. लॉजिक और मेमोरी: पृथक्करण से पुनर्संलयन तक

τ स्केलिंग का एक निहितार्थ अलग चर्चा की माँग करता है, क्योंकि इसके परिणाम औद्योगिक और तकनीकी दोनों हैं।

8086 युग में, उद्योग ने जानबूझकर मानकीकृत मेमोरी बसों के माध्यम से प्रोसेसर और मेमोरी को अलग कर दिया। उस पृथक्करण ने दो उद्योगों को स्वतंत्र रूप से स्केल करने की अनुमति दी: प्रोसेसर प्रदर्शन मूर वक्र के साथ तेजी से आगे बढ़ा, जबकि मेमोरी विक्रेताओं ने इसके साथ एक विशाल, अलग बाजार विकसित किया।

AI युग इस पृथक्करण को उलट रहा है। कम्प्यूट घनत्व का निरंतर विस्तार मेमोरी बैंडविड्थ, विलंबता, शक्ति और पैकेजिंग को उनकी सीमा तक धकेल रहा है। HBM, हाइब्रिड बॉन्डिंग और 3D-स्टैक्ड SRAM एक एकल अंतर्निहित तथ्य के लक्षण हैं: आधुनिक AI वर्कलोड के लिए, डेटा मूवमेंट गणना जितना ही महत्वपूर्ण है, और लॉजिक और मेमोरी एक बार फिर से कड़े भौतिक एकीकरण में धकेले जा रहे हैं। जैसे-जैसे वे संलयित होते हैं, आपूर्ति श्रृंखला में प्रभाव का संतुलन मेमोरी और पैकेजिंग विक्रेताओं की ओर स्थानांतरित हो रहा है।

तकनीकी दिशा स्पष्ट है, लेकिन आर्थिक समाधान अभी तय नहीं हुआ है। AI हार्डवेयर युग में स्थायी सफलता उन्हें मिलेगी जो तकनीकी रूप से लॉजिक और मेमोरी को संलयित कर सकते हैं और एक आर्थिक साझेदारी स्थापित कर सकते हैं जो दोनों उद्योगों को लंबी अवधि में उस संलयन के लाभों को साझा करने की अनुमति देती है। यह केवल एक शोध समस्या नहीं है; यह उद्योग के लिए अगले दशक में हल करने के लिए एक संरचनात्मक समस्या है। प्रत्येक पृथक्करण की क्रॉस-लेयर लागत को दृश्यमान बनाकर, τ स्केलिंग सुनिश्चित करता है कि समस्या को स्थगित नहीं किया जा सकता है।

1. खुली चुनौतियाँ

τ स्केलिंग को एक पूर्ण प्रणाली के रूप में प्रस्तुत करना भ्रामक होगा। कई महत्वपूर्ण समस्याएं खुली रहती हैं, और उन्हें यहाँ चल रहे कार्य को उजागर करने और सहयोग को आमंत्रित करने के लिए पहचाना गया है।

उपकरण श्रृंखलाएँ और पद्धतियाँ। आज का EDA एक ऐसे युग के लिए विकसित किया गया था जिसमें क्षेत्र, समय और शक्ति को तीन अलग-अलग अक्षों के साथ अनुकूलित किया गया था, जिसमें सिस्टम τ एक अवशिष्ट के रूप में उभरता है। पूर्ण-पैमाने LogicFolding के लिए आवश्यक है कि उपकरण श्रृंखला कई स्टैक्ड डाई को एक एकल सतत डिज़ाइन इकाई के रूप में माने — लॉजिक को ब्लॉक ग्रैन्युलैरिटी के बजाय सेल ग्रैन्युलैरिटी पर विभाजित करना, एक एकीकृत लागत फलन के तहत पूरे आयतन में प्लेसिंग करना, और इंटर-डाई पथों पर टाइमिंग क्लोज़र करना जहाँ लंबवत-इंटरकनेक्ट परजीवी, KOZ बहिष्करण और इंटर-वेफर प्रक्रिया भिन्नता इस तरह से परस्पर क्रिया करते हैं जिसे पारंपरिक 2D-प्रशिक्षित उपकरण पर्याप्त रूप से संबोधित नहीं करते हैं। प्रारंभिक आंतरिक उपकरण विकसित किए गए हैं जो उपयोगी परिणाम उत्पन्न करते हैं, और पद्धति विवरण आने वाले महीनों में प्रकाशित किए जाएंगे। एक τ-देशी उपकरण श्रृंखला — खुली, बहु-भौतिकी और 3D-देशी — अगले दशक के लिए सबसे महत्वपूर्ण सक्षम निवेश है।

इंटर-वेफर प्रक्रिया भिन्नता। LogicFolding संभावित रूप से अलग-अलग लॉट — और कुछ मामलों में अलग-अलग नोड्स — से वेफर्स को बांधता है। Vth, ड्राइव करंट और इंटरकनेक्ट RC में इंटर-वेफर भिन्नता इंट्रा-वेफर भिन्नता से काफी अधिक होती है, और क्लॉक वितरण और होल्ड-टाइम मार्जिन पर सबसे अधिक प्रभाव डालती है। स्मार्ट रिडंडेंसी, अनुकूली क्षतिपूर्ति और τ-जागरूक साइनऑफ प्रवाह प्रतिक्रिया के आवश्यक घटक हैं।

लंबवत-इंटरकनेक्ट ओवरहेड। प्रत्येक हाइब्रिड बॉन्ड और प्रत्येक TSV एक सीमित प्रतिरोध और धारिता दंड वहन करता है, और TSV KOZ मानक कोशिकाओं को विस्थापित करता है। इसलिए LogicFolding को सरल असमानता के माध्यम से परत दर परत उचित ठहराया जाना चाहिए

यह सीमा मोबाइल क्रिटिकल पथ और मेमोरी के लिए पार कर ली गई है; सीमा वर्कलोड-विशिष्ट है, और बाउंड्री बॉन्डिंग पिच के सिकुड़ने पर बदलती रहेगी।

ऊर्जा. τ एक समय नियम है, जूल नियम नहीं। 10× तेज़ लेकिन 10× अधिक बिजली खपत वाला सुपर-नोड किसी स्केलिंग सिद्धांत का उल्लंघन नहीं करता, फिर भी ग्रिड क्षमता से अधिक हो जाता है। इसलिए τ स्केलिंग के लिए एक ऊर्जा साथी की आवश्यकता है: मेमोरी-सिमैंटिक फैब्रिक जो स्टैक ओवरहेड को समाप्त करते हैं, नियर-/को-पैकेज्ड ऑप्टिक्स जो प्रति बिट पिकोजूल को परिमाण के क्रम से कम करते हैं, बैकसाइड पावर डिलीवरी, कंप्यूट-इन/नियर-मेमोरी, और τ हेडरूम को पावर के लिए वापस व्यापार करने का अनुशासित अभ्यास (डेटा-सेंटर पैमाने पर DVFS — वही तंत्र जिसने स्मार्टफोन बैटरी दीर्घायु को सक्षम किया)। महत्वपूर्ण बात यह है कि τ हेडरूम स्वयं उस दिशा में आवंटित होने पर ऊर्जा हेडरूम प्रदान करता है।

बेंचमार्क. उद्योग के वर्तमान प्रदर्शन बेंचमार्क — Linpack, MLPerf, SPEC — एक ऐसे युग के लिए डिज़ाइन किए गए थे जिसमें प्रति वर्कलोड एक एकल स्केलर पर्याप्त था। τ-स्केलिंग उद्योग को τ-प्रोफाइल बेंचमार्क की आवश्यकता है — वेक्टर जो सिस्टम की प्रत्येक परत पर प्रमुख τ को उस परत पर शेष हेडरूम के साथ उजागर करते हैं। प्रमुख-τ परत, परिभाषा के अनुसार, अगला निवेश है।

7. छह साल अंदर, दस साल बाहर

मई 2020 और मई 2026 के बीच, Huawei Semiconductor ने मोबाइल, AI, ऑटोमोटिव, औद्योगिक और बुनियादी ढांचा बाजारों की सेवा करते हुए 381 चिप्स डिज़ाइन और बड़े पैमाने पर उत्पादन में लाए। उस पोर्टफोलियो में, τ स्केलिंग थीसिस कायम रही है:

• डिवाइस और सर्किट परतों पर, ट्रांजिस्टर घनत्व 2031 तक 155 से बढ़कर 400+ MTr/mm² हो गया है।
• चिप परत पर, LogicFolding ने एक अत्याधुनिक मोबाइल SoC पर प्रदर्शित किया है कि क्रिटिकल-पथ आवृत्ति, बिजली दक्षता और घनत्व एक निश्चित डिवाइस नोड पर आगे बढ़ सकते हैं।
• सिस्टम परत पर, Unified Bus और Hi-ONE ने प्रदर्शित किया है कि संचार τ के सैकड़ों माइक्रोसेकंड को सैकड़ों नैनोसेकंड में संपीड़ित किया जा सकता है, और एक मल्टी-रैक AI क्लस्टर एक एकल सुसंगत मशीन के रूप में व्यवहार कर सकता है।
• आगे देखते हुए, CPU प्रदर्शन-कोर आवृत्ति 2029 तक 4 GHz और उससे आगे जाने की उम्मीद है, Kirin SoC दक्षता सामान्य उपयोग के तहत तीन से पांच वर्षों में दोगुनी से अधिक होने का अनुमान है, और AI हार्डवेयर एकीकरण 2035 तक 100× से अधिक बढ़ने की उम्मीद है।

किसी भी व्यक्तिगत उत्पाद से परे गहरा दावा पद्धतिगत है। τ स्केलिंग Dennard के बाद पहला स्केलिंग सिद्धांत है जो पूरे स्टैक को एक साझा अनुकूलन लक्ष्य देता है। यह प्रक्रिया प्रौद्योगिकीविदों, सर्किट डिज़ाइनरों, आर्किटेक्टों, सिस्टम इंजीनियरों और सॉफ्टवेयर टीमों को संकेत देता है कि ये समुदाय अब समान मात्रा को समान इकाइयों में अनुकूलित कर रहे हैं, और किसी एकल परत पर सुधार को गिनने के लिए सिस्टम τ तक प्रसारित होना चाहिए। यह उद्योग रणनीतिकारों और पूंजी आवंटकों को भी इंगित करता है कि अगला डॉलर τ का अनुसरण करना चाहिए, नोड्स का नहीं — प्रतिस्पर्धी प्रदर्शन के लिए अब लिथोग्राफी के अत्याधुनिक किनारे पर स्थायी निवास की आवश्यकता नहीं है, और पैकेजिंग, मेमोरी बैंडविड्थ और फैब्रिक डिज़ाइन अब वह रणनीतिक भार रखते हैं जो पहले केवल अत्याधुनिक लॉजिक नोड के पास था।

इंजीनियरों की एक पीढ़ी के लिए जिन्हें "मूर के नियम" को "प्रगति" का पर्याय मानने के लिए शिक्षित किया गया है, यह एक कठिन संक्रमण है। ज्यामितीय युग वास्तव में समाप्त हो गया है; उस तथ्य से इनकार करना एक व्यवहार्य रणनीति नहीं है। लघुकरण के माध्यम से त्वरण का युग बहु-स्तरीय इलेक्ट्रॉनिक प्रणाली में τ अनुकूलन के माध्यम से त्वरण के युग को स्थान दे रहा है — और जो कंपनियां, अनुसंधान समूह और पारिस्थितिकी तंत्र अगले छह से दस वर्षों में τ को प्राथमिक उद्देश्य के रूप में अपनाते हैं, वे उसके बाद के दशक में कंप्यूटिंग के आकार का निर्धारण करेंगे।

अगले दस वर्षों का कार्य निर्धारित है। कई खुले प्रश्न बने हुए हैं, और कोई एक संगठन अकेले उन्हें संबोधित नहीं कर सकता — टूलचेन, मानक, बेंचमार्क, डिवाइस भौतिकी और आर्थिक मॉडल सभी को किसी एक कंपनी से परे योगदान की आवश्यकता है। इसलिए यह दृष्टिकोण क्षेत्र से एक रिपोर्ट और एक निमंत्रण दोनों के रूप में अभिप्रेत है।

आगे का रोडमैप मांग वाला है, लेकिन दिशा स्पष्ट है।

लेखक

Tingbo He Huawei के सेमीकंडक्टर व्यवसाय का नेतृत्व करती हैं। उनके निर्देशन में टीम ने 2020 और 2026 के बीच मोबाइल, AI, ऑटोमोटिव और बुनियादी ढांचा बाजारों में 381 चिप्स डिज़ाइन और बड़े पैमाने पर उत्पादन में लाए हैं, और इस लेख में वर्णित τ स्केलिंग पद्धति और LogicFolding, UnifiedBus, और Hi-ONE प्रौद्योगिकियों का स्रोत है।

आभार

यह दृष्टिकोण Huawei Semiconductor और इसके फाउंड्री, उपकरण, EDA और सिस्टम भागीदारों के पारिस्थितिकी तंत्र में हजारों इंजीनियरों के छह वर्षों के काम पर आधारित है। लेखिका उन ग्राहकों को धन्यवाद देती हैं जिनके धैर्य ने इस काम को संभव बनाया।

आगे पढ़ें

1. G. E. Moore, "Cramming more components onto integrated circuits," Electronics, vol. 38, no. 8, pp. 114–117, Apr. 1965 (reprinted in Proc. IEEE, vol. 86, no. 1, Jan. 1998).

1. R. H. Dennard et al., "Design of ion-implanted MOSFETs with very small physical dimensions," IEEE J. Solid-State Circuits, vol. 9, no. 5, pp. 256–268, 1974.

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1. M. Horowitz, "Computing's energy problem (and what we can do about it)," ISSCC Dig. Tech. Papers, pp. 10–14, Feb. 2014.

1. International Roadmap for Devices and Systems (IRDS) — Interconnect and More-than-Moore chapters, 2023/2024 update.

1. P. Batude et al., "3D sequential integration: a key enabling technology for heterogeneous co-integration of new functions with CMOS," IEEE J. Electron Devices Soc., vol. 3, no. 3, pp. 205–216, 2015.